verilog

Circuits--Sequential Logic--Finite State Machines--Fsm onehot

网址：https://hdlbits.01xz.net/wiki/Fsm_onehot module top_module(input in,input [9:0] state,output [9:0] next_state,output out1,output out2);parameter S0 0, S1 1, S2 2, S3 3, S4 4,S5 5, S6 6, S7 7, S8 8, S9 9;assign next_state[S0] (stat…

Circuits--Sequential Logic--Latches and Flip-Flops--Edgedetect2

网址：https://hdlbits.01xz.net/wiki/Edgedetect2 module top_module (input clk,input [7:0] in,output [7:0] anyedge );reg [7:0] r_in;always(posedge clk)beginr_in in;endalways(posedge clk)beginanyedge in ^ r_in;endendmodule

数字芯片设计面试问题——异步FIFO的本质和外延

前言：异步FIFO之所以成为数字芯片设计工程师或者FPGA设计工程师的面试必考问题，在于其设计思想包含了较丰富的跨时钟同步的概念，其中有单比特跨时钟打两拍思想、多比特数据跨时钟和格雷码转换等思想。本文章不仅分析异步FIFO的根本设计原理&a…

Circuits--Combinational Logic--Arithmetic Circuits--Exams/ece241 2014 q1c

网址：https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q1c module top_module (input [7:0] a,input [7:0] b,output [7:0] s,output overflow );

Circuits--Combinational Logic--Multiplexers--Mux256to1v

网址：https://hdlbits.01xz.net/wiki/Mux256to1v module top_module( input [1023:0] in,input [7:0] sel,output [3:0] out );

Circuits--Sequential Logic--Latches and Flip-Flops--Exams/2014 q4a

网址：https://hdlbits.01xz.net/wiki/Exams/2014_q4a module top_module (input clk,input w, R, E, L,output Q );wire temp1, temp2;assign temp1 E ? w:Q; assign temp2 L ? R:temp1;//与上题类似，不做赘述always (posedge clk)beginQ < tem…

Circuits--Sequential Logic--Finite State Machines--Fsm3onehot

网址：https://hdlbits.01xz.net/wiki/Fsm3onehot module top_module(input in,input [3:0] state,output [3:0] next_state,output out); //parameter A=0,

Circuits--Sequential Logic--Finite State Machines--Fsm2s

网址：https://hdlbits.01xz.net/wiki/Fsm2s module top_module(input clk,input reset, // Synchronous reset to OFFinput j,input k,output out); // parameter OFF=1b0;parameter ON =1b1; reg state, next_state;always

基于FPGA的简易时钟（含verilog源码）

基于FPGA的简易时钟（含verilog源码） 功能分析 1. 具有显示时、分、秒、计时功能，按24小时制计时；(本例实现) 2. 具有校时功能，能够对“时”和“分”进行校时； 3. 具有闹钟功能； 正常计时功能 …

AXI4 协议理解（1）——读写握手

前言：AXI4是ARM公司的一种总线协议，现今无论FPGA还是数字芯片设计，基本都运用AXI或者基于AXI基础上开发IP核。本文通过阅读AMBA AXI™ and ACE™ Protocol specification，提出一些基于自我理解的重点内容，以供大家学习…

Circuits--Sequential Logic--More Cirecuits--Rule90

网址：https://hdlbits.01xz.net/wiki/Rule90 module top_module(input clk,input load,input [511:0] data,output [511:0] q ); always (posedge clk)beginif (load)q < data;elsebeginq < {1b0, q[511:1]} ^ {q[510:0] ,1b0}; endendendmodule

IP-RAM

IP-RAM 概述随机存取存储器SRAM 和DRAM 配置单端口双端口应用 verilog_to_RAM.v module Verilog_to_RAM ( CLK_50M,RST_N,address,wrdata,rddata,wren,rden,time_cnt );input CLK_50M; input RST_N;output reg[5:0] time_cnt; output reg[4:0] address; output reg[7:0…

LED按键进阶Verilog

LED进阶实现闪烁的效果 module LED (CLK_50M,RST_N,LED1 );input CLK_50M; input RST_N; output LED1;reg [26:0] time_cnt; reg [26:0] time_cnt_n;reg led_reg; reg led_reg_n;parameter SET_TIME_1S27d50_000_000;always (posedge CLK_50M or negedge RST_N) begin …

HDLBits学习------Problem 19~27

参考链接：HDLBits导学 Problem 19 : Modules 问题：在顶层模块中例化下面的模块思路：例化有两种方式按端口顺序，mod_a instance1 ( wa, wb, wc );根据原模块的端口顺序例化（端口列表发生变化后修改很麻烦&#xff09…

HDLBits学习------Problem 65~71

参考链接：HDLBits导学 Problem 65 : Half adder (Hadd) 问题：本题中需要实现一个 2 进制 1bit 加法器，加法器将输入的两个 1bit 数相加，产生两数相加之和以及进位思路：参考全加器的写法解决： module top…

HDLBits学习------Problem 60~64

参考链接：HDLBits导学 Problem 60 : 2-to-1 multiplexer (Mux2to1) 问题：本题中需要实现一个 2 选 1 选择器，sel 信号作为选择信号，当 sel 1 时选择 b，反之选择 a 解决： module top_module( input a, b, …

HDLBits学习------Problem 131~137

参考链接：HDLBits导学 Problem 131 One-hot FSM / Fsm onehot 问题：下图是具有1个输入和2个输出的状态转移图： 假设该状态机使用独热码，state[0]到state[9]分别对应于状态S0到S9。图中没有标注的输出均为0。下面请实现状态机的状…

HDLBits学习------Problem 43~59

参考链接：HDLBits导学 Problem 43 Wire 问题：实现如下电路解决： module top_module (input in,output out);assign out in;endmodule Problem 44 GND 问题：实现如下电路解决： module top_module (output out);ass…

HDLBits学习------Problem 118~126

参考链接：HDLBits导学 Problem 118 Simple FSM1 / Fsm1 问题：图中是一个有两个状态的摩尔型状态机。有一个输入信号与一个输出信号。本题中需要实现图中的状态机，注意复位后状态为 B，复位采用异步复位思路：三段式状态…

FPGA（主）与STM32（从）SPI通信

一、概述主要实现了FPGA向STM32快速发送数据（比较稳定），至于STM32发送过来的数据，大概率还是处于丢位状态。但因为我主要是要完成一个FPGA这边持续向STM32的发送，所以我也没仔细去研究如何实现双方通信更稳定&#xf…

Circuits--Sequential Logic--Finite State Machines--Fsm3comb

网址：https://hdlbits.01xz.net/wiki/Fsm3comb module top_module(input in,input [1:0] state,output [1:0] next_state,output out); //parameter A=0,</

Verilog Language--More Verilog Features--Popcount255

网址：https://hdlbits.01xz.net/wiki/Popcount255 module top_module( input [254:0] in,output [7:0] out );reg [254:0] i;always@

Circuits--Sequential Logic--Shift Registers--Lfsr32

网址：https://hdlbits.01xz.net/wiki/Lfsr32 module top_module(input clk,input reset, // Active-high synchronous reset to 32h1output [31:0] q ); reg [31:0] q_next;always @ (

Circuits--Combinational Logic--Basic Gates--Gatesv

网址：https://hdlbits.01xz.net/wiki/Gatesv module top_module( input [3:0] in,output [2:0] out_both,output [3:1] out_any,output [

Vivado增量编译：加速FPGA设计实现的利器

随着FPGA设计的复杂度不断提高，设计人员需要选择更为高效的设计流程来保证开发效率和减少开发成本。其中，Vivado增量编译是一种非常重要的设计流程。本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项。通过阅读本文可以了解&#xff1…

Verilog Language--Vectors--Vector4

网址：https://hdlbits.01xz.net/wiki/Vector4 module top_module (input [7:0] in,output [31:0] out );//assign out {{24{in[7]}},in};endmodule

「Verilog学习笔记」格雷码计数器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule gray_counter(input clk,input rst_n,output reg [3:0] gray_out );reg [3:0] binary_cnt ; reg flag ; always (posedge clk or negedge r…

用verilog实现脉冲检测

代码思路和上一篇边沿检测基本一致，通过使用两个触发器，并结合逻辑组合实现检测但要注意题目里对pulse的定义是什么，本题中pulse是指一个时钟周期宽度的窄脉冲 verilog代码： module pulse_detector(input clk, rst_n, din, ou…

用verilog实现异步fifo

本文实现了异步FIFO 代码思路参考了博客 https://blog.csdn.net/u014070258/article/details/90052281 之后可能会学习一下怎么利用状态机实现FIFO define FIFO_DEPTH 108//FIFO深度 define FIFO_WIDTH 16//FIFO宽度module asynfifo( input rst_n,//复位信号 input [FIFO_W…

EDA实验-----4*4矩阵键盘与数码管显示测试

目录一、实验目的二、实验仪器设备三、实验原理四、实验要求五、实验步骤六、实验报告七、实验过程 1.矩阵键盘按键原理 2.数码管原理 3.分频器代码 4.电路图连接 5.文件烧录一、实验目的了解数码管的工作原理；掌握4*4矩阵键盘和数码管显示的编…

运动标记校正检测

该项目的目的是开发一个使用OpenCV的手势跟踪系统，该系统使用现场可编程门阵列（FPGA）作为嵌入式系统。通常，锻炼手臂某些部位的人运动不正确且没有任何反馈。因此，该项目的动机是识别特定手势并向用户提供有意义的纠…

通过quartus启动modelsim-altera仿真时出现nativelink error-couldn‘t execute invalid argument的问题

问题截图目前在百度中还没有人回答过这个问题,只能自己动手了.经排查,是因为在modelsim属性中曾将其设置为以管理员身份运行将"以管理员身份运行此程序"取消即可. 亲测有效

FPGA微型板Verilog定时蜂鸣

您将基于通用的display_7_seg，decoder_7_seg和debouncer模块构建一个倒数计时器，其功能实际上类似于真实产品。即使是表面上看似简单的设备（如计时器）也可能难以设计。为了简化设计，通常使用称为状态机的表示。该技…

HDLBits学习------Problem 138~150

参考链接：HDLBits导学 Problem 138 Q8: Design a Mealy FSM 问题：实现一个Mealy类型的有限状态机，识别序列“101”，输入信号为x 。您的 FSM 应该有一个输出信号z，当检测到“101”序列时，该信号输出逻辑 1。…

FPGA驱动OLED Verilog代码（三）------ 顶层模块点亮OLED

一、代码顶层模块比较简单，直接实例化各个模块进行连接就好了，下载程序到板子是哪个后，现象应该是整个OLED屏被填满代码如下： module oled_drive(input clk, //时钟信号 50MHzinput rst_n, //按键复位output oled_rst, //o…

HDLBits学习------Problem 158~162

参考连接：HDLBits导学 Problem 158 Mux 问题：这个 8 位宽的 2 选 1 选择器不起作用。修复错误原代码： module top_module (input sel,input [7:0] a,input [7:0] b,output out );assign out (~sel & a) | (sel & b);endmodule 解…

HDLBits学习------Problem 163~172

Problem 163 Combinational circuit 1 问题：通过仿真波形实现电路思路：通过波形可以看出来是一个与门解决： module top_module (input a,input b,output q );//assign q a & b; // Fix meendmodule居然一开始看成了同或门 Problem 16…

FPGA驱动OLED Verilog代码（二）------ OLED初始化

一、概述： 逐字节发送初始化命令给OLED，设置OLED的一些寄存器。当然，我自己肯定也没有去研究过应该发哪些命令（毕竟用32的使用都是直接copy的代码），然后现在也是参照之前32驱动OLED的初始化命令来实现OLED的…

HDLBits学习------Problem 173~177（完结）

Problem 173 Clock 问题：编写testbench产生一个驱动时钟信号，来驱动模块dut，时钟周期为10ps 解决： timescale 1ps/1ps //仿真单位为1ps，精度为1ps module top_module ( );reg clk;dut dut_inst(clk);initial begin#0 …

HDLBits学习------Problem 151~157

参考链接：HDLBits导学 Problem 151 Counter with period 1000 问题：构建一个从 0 到 999（包括 0 到 999）计数的计数器，周期为 1000 个周期。复位输入是同步的，应将计数器复位为 0 解决： module…

Circuits--Sequential Logic--Shift Registers--Exams/m2014 q4k

网址：https://hdlbits.01xz.net/wiki/Exams/m2014_q4k 自己写： module top_module (input clk,input resetn, // synchronous resetinput in,output out);reg r_in1;reg r_in2;reg r_in3;always(posedge clk)beginif(resetn 1b0)begin …

Circuits--Sequential Logic--More Circuits--Conwaylife

网址：https://hdlbits.01xz.net/wiki/Conwaylife module top_module(input clk,input load,input [255:0] data,output [255:0] q ); reg [323:0] data_padding; //18*18wire [255:0] q_next;integer i,j,neighbour_cnt;always (*)begin//paddingdata_padding[17:0…

Circuits--Sequential Logic--Counters--Countbcd

网址：https://hdlbits.01xz.net/wiki/Countbcd module bcdcount ( input clk,input reset,input ena,output reg [3:0] q );always (posedge clk)beginif (reset 1b1)q < 4b0;else if (ena 1b1)beginif (q 4h9)q < 4b0;elseq < q 1b1 ; endend endmo…

Circuits--Sequential Logic--Finite State Machines--Fsm1s

网址：https://hdlbits.01xz.net/wiki/Fsm1s // Note the Verilog-1995 module declaration syntax here: module top_module(clk, reset, in, out);input clk;input reset; // Synchronous reset to state Binput in;output out;// reg out;// Fill in state name declar…

FPGA驱动LCD1602（IIC） Verilog代码（四）------ 顶层模块

一、概述顶层模块就是例化lcd初始化模块和写命令/数据模块，然后把两个模块连接起来就完成了先贴一下最后实现的效果图顶层模块代码如下二、Verilog代码 module lcd_drive(input clk, //时钟信号 50minput rst_n, //按键复位output scl, //iic sclinout sda …

Circuits--Sequential Logic--Finite State Machines--Fsm2

网址：https://hdlbits.01xz.net/wiki/Fsm2 module top_module(input clk,input areset, // Asynchronous reset to OFFinput j,input k,output out); // parameter OFF=0, ON=1; reg state, next_state;always @

Circuits--Sequential Logic--Finite State Machines--Fsm1

网址：https://hdlbits.01xz.net/wiki/Fsm1 module top_module(input clk,input areset, // Asynchronous reset to state Binput in,output out);// parameter A=1b0;parameter B=1b1; reg state, next_state;always @(

FPGA微型板Verilog简单音频

简单音调生成该模块通过使用一个计数器生成一个1 kHz的信号，该计数器在CLK的每个刻度上都递增。当计数器达到32,000时，将切换输出BUZZER，并将计数器重置为0。音频输出使用一个1-kΩ电阻器和一小段实心线将GPIO引脚P97和GND连接到与有源…

【24】Verilog进阶 - 序列检测2

VL35 状态机-非重叠的序列检测 1 思路状态机嘛，也是比较熟悉的朋友啦，我就火速写出了STG。如下黑色所示： 2 初版代码 `timescale 1ns/1nsmodule sequence_test1(input wire clk ,input wire rst ,input wire data ,output reg flag ); //*************code**********…

Verilog RTL 新手代码设计（多路译码器、加法器、乘法器）

6.多路译码器实现3－8译码器，使用case 语句实现，注意，一定要把case的情况写全，或者要加上default，代码如下： // module top module top(IN , // input OUT ); // output inp…

Verilog Language--More Verilog Features--Vector100r

网址：https://hdlbits.01xz.net/wiki/Vector100r module top_module( input [99:0] in,output reg [99:0] out ); reg [99:0] i;alway

Verilog Language--Procedures--Always casez

网址：https://hdlbits.01xz.net/wiki/Always_casez // synthesis verilog_input_version verilog_2001 module top_module (input [7:0] in,output reg [2:0] pos );always(*)begincasez(in[7:0])8bzzzzzzz1: pos 3d0;8bzzzzzz1z: pos 3d1;8bzzzzz1zz: pos 3d2…

Verilog Language--Procedures--Always nolatches

网址：https://hdlbits.01xz.net/wiki/Always_nolatches // synthesis verilog_input_version verilog_2001 module top_module (input [15:0] scancode,output reg left,output reg down,output reg right,output reg up ); always@(*)begincase

Circuits--Combinational Logic--Karnaugh Map to Circuit--Kmaps

网址：https://hdlbits.01xz.net/wiki/Kmap3# module top_module(input a,input b,input c,input d,output out ); assign out a | (~b & c); //b为无关项endmodule

Verilog Language--Modules:Hierarchy--Module pos

网址：https://hdlbits.01xz.net/wiki/Module_pos module top_module ( input a, input b, input c,input d,output out1,output out2 );mod_a mod_a(out1,out2,a,b,c,d);endmodule

Circuits--Sequential Logic--Shift Registers--Rotate 100

网址：https://hdlbits.01xz.net/wiki/Rotate100 module top_module(input clk,input load,input [1:0] ena,input [99:0] data,output reg [99:0] q); always(posedge clk)beginif(load 1b1)q < data;else begincase(ena)2b01: q < {q[0],q[99:1]};2b10: q …

FPGA串口通信

一、概述串口收发时序参考起始位：拉低数据线，传输一个0作为开始信号停止位：拉高数据线，传输一个1作为结束信号波特率：1秒钟传输多少位，例如波特率为115200就是一秒钟可以传输115200位数据设计中需要注…

HDLBits：在线学习 Verilog （十三 · Problem 60-64）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

【转载】AXI4的传输事物结构（transaction structure)

前言：本来想自己写这一部分，但是发现网上已经有人详细写过了，那么我就转载两篇，以供自己或者大家未来学习与温故。 AXI4的传输事物结构关于AHB总线回环突发 wrap burst模式地址的理解 ---------------------------------------…

《Clock Domain Crossing》翻译与理解（6）跨时钟域的命名规则与设计分割

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍多信号跨时钟域传输。时钟与信号命名当一个整体设计中包含较多时钟时&…

Circuits--Sequential Logic--Shift Registers--Shift18

网址：https://hdlbits.01xz.net/wiki/Shift18 module top_module(input clk,input load,input ena,input [1:0] amount,input [63:0] data,output reg [63:0] q); always(posedge clk)beginif(load 1b1)q < data;else if(ena 1b1)begincase(amount)2b00: q &l…

Circuits--Sequential Logic--Latches and Flip-Flops--Dualedge

网址：https://hdlbits.01xz.net/wiki/Dualedge 第一种解法： module top_module (input clk,input d,output q );reg m = 1b0;reg n = 1b0;always@(posedge clk)beginm = d;end always@(negedge clk)

Circuits--Sequential Logic--Finite State Machines--Lemmings4

网址：https://hdlbits.01xz.net/wiki/Lemmings4 module top_module(input clk,input areset, // Freshly brainwashed Lemmings walk left.input bump_left,input bump_right,input ground,input dig,output walk_left,output walk_right,output aaah,output digging); pa…

Verilog Language--More Verilog Features--Bcdadd100

网址：https://hdlbits.01xz.net/wiki/Bcdadd100 module top_module( input [399:0] a, b,input cin,output cout,output [399:0] sum );reg ci,co;reg

静态时序分析（原理最清晰版本）

前言：看了非常多静态时序分析的博客和文章，觉得大部分是云里雾里，很多人在照本宣科，所以我决定完全用自己的理解，用人话来写一篇，静态分析的原理是什么。定义： 摘录自维基百科建立时间&…

FPGA微型板Verilog实现PWM和伺服电机

PWM介绍下图显示了PWM的工作原理。如果脉冲很短（例如，仅在5％的时间内为高），则每个脉冲仅传递少量能量。脉冲越长，向负载提供的能量就越多。在为电动机供电时，这将控制电动机的旋转速度。使…

Circuits--Aequential Logic--Latches and Flip-Flops--Dff16e

网址：https://hdlbits.01xz.net/wiki/Dff16e module top_module (input clk,input resetn,input [1:0] byteena,input [15:0] d,output [15:0] q )<

Circuits--Swquential Logic--Shift Registers--Shift4

网址：https://hdlbits.01xz.net/wiki/Shift4 module top_module(input clk,input areset, // async active-high reset to zeroinput load,input ena,input [3:0] data,output reg [3:0] q); always(posedge clk or posedge areset)beginif(areset 1b1)q < 4d…

Circuits--Sequential Logic--More Circuits--Rule110

网址：https://hdlbits.01xz.net/wiki/Rule110 module top_module(input clk,input load,input [511:0] data,output [511:0] q ); reg [511:0] q_l;reg [511:0] q_r;assign q_l {1b0, q[511:1]};assign q_r {q[510:0] , 1b0};always(posedge clk)beginif (load…

Circuits--Combinational Logic--Basic Gates--Gatesv100

网址：https://hdlbits.01xz.net/wiki/Gatesv100 module top_module( input [99:0] in,output [98:0] out_both,output [99:1] out_any,output [99:0] out_different );assign out_both in[98:0] & in[99:1];assign out_any in[99:1] | in[98:0];assign out_d…

Circuits--Sequential Logic--Finite State Machines--Fsm3s

网址：https://hdlbits.01xz.net/wiki/Fsm3s module top_module(input clk,input in,input reset,output out); //parameter A=0, B=1, C=2, D=3;reg

Verilog Language--Modules:Hierarchy--Module cseladd

网址：https://hdlbits.01xz.net/wiki/Module_cseladd module top_module(input [31:0] a,input [31:0] b,output [31:0] sum );wire SW

Circuits--Basic Gates--Popcount3

网址：https://hdlbits.01xz.net/wiki/Popcount3 module top_module( input [2:0] in,output [1:0] out );//assign out in[0]in[1]in[2];assign out[0] in[0]^in[1]^in[2];assign out[1] in[0]&in[1] | in[0]&in[2] | in[1]&in[2];endmodule

Verilog Language--Vectors--Vector5

网址：https://hdlbits.01xz.net/wiki/Vector5 module top_module (input a, b, c, d, e,output [24:0] out );//// The output is XNOR of two vectors created by // concatenating and replicating the five inputs.assign out ~{{5{a}},{5{b}},{5{c}},{5{d}},{…

Verilog Language--Modules:Hierachy--Module add

网址：https://hdlbits.01xz.net/wiki/Module_add module top_module(input [31:0] a,input [31:0] b,output [31:0] sum );reg r_cout;reg [15:0] sum1;reg [15:0] sum2;add16 add16_inst1(.a (a[15:0] ),.b (b[15:0] ),.cin(1b0), .sum (sum1 ),.cout(r_cout) )…

verilog学习笔记5——进制和码制、原码/反码/补码

文章目录前言一、进制转换1、十进制转二进制2、二进制转十进制3、二进制乘除法二、原码、反码、补码1、由补码计算十进制数2、计算某个负数的补码前言 2023.8.13 天气晴一、进制转换 1、十进制转二进制整数：除以2，余数倒着写小数：乘…

FPGA之手把手教你写串口协议解析（STM32与FPGA数据互传）

文章目录博主的念叨一、任务介绍1、本文目标2、设计思路3、设计注意事项二、设计代码1.串口接收代码2.串口发送代码3.串口解析代码4.顶层代码总结博主的念叨最近趁热打铁做了一个关于STM32与FPGA通信并且控制高速DA模块产生不同频率信号的正弦波、方波、三角波和锯齿波的…

Verilog Language--Modules:Hierarchy--Module fadd

网址：https://hdlbits.01xz.net/wiki/Module_fadd module top_module (input [31:0] a,input [31:0] b,output [31:0] sum );// add16 add16

阻塞赋值和非阻塞赋值的区别

1、阻塞赋值是顺序执行的，上面一条语句执行完之后，再执行下一行语句，如下图所示： 2、非阻塞赋值第一行语句执行的时候，并不阻止下面语句的执行，并行执行。如下图所示： 3、使用方法

FPGA驱动LCD1602（IIC） Verilog代码（二）------ LCD写命令/数据模块

一、概述时序及数据参考链接：51单片机使用IIC转接板驱动LCD1602 lcd1602引脚说明参考链接：STM32通过（软/硬IIC）控制LCD1602液晶显示屏（IIC转8位并口的PCF8574转接板的使用）原创 （图片来自上述…

FPGA驱动LCD1602（IIC） Verilog代码（一）------ IIC写模块

一、概述 IIC时序参考链接：51单片机使用IIC转接板驱动LCD1602 基本参考该链接中的IIC时序，使用Verilog代码来实现IIC写模块。只是比较好奇为什么在所有位发完之后，scl还要拉低再拉高了（我没有这样做的时候会一直收不到ack信号&am…

Verilog频率计设计

数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数。测频法包括直接测频法、等精度频率测量法、周期法等。数字频率计的原理如图…

「Verilog学习笔记」并串转换

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网串并转换操作是非常灵活的操作，核心思想就是移位。串转并就是把1位的输入放到N位reg的最低位，然后N位reg左移一位，在把1位输入放到左移后…

《Clock Domain Crossing》翻译与理解（1）亚稳态

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文先介绍亚稳态。亚稳态亚稳性是指在设计的正常操作过程中的某个…

FPGA——按键消抖常用模板代码

模板如下： //define UD #1 module key_jitter(input clkin,input key_in,output key_value// output [15:0] tout );// inner signal reg [1:0] key_in_r; wire pp; reg [19:0] cnt_base; reg key_value_r;always (posedge clkin)key_in_…

用verilog实现斐波那契数列发生器

斐波那契数列（0,1,1,2,3,5,8,13…） 思路很简单，只用两个寄存器，根据斐波那契数列的特点，每次时钟到来时，把reg2赋值给reg1，把reg1和reg2相加赋值给reg2。因为是非阻塞赋值，不用额外…

[Verilog] Verilog 基本格式和语法

主页： 元存储博客全文 3000 字文章目录 1. 声明格式1.1 模块声明1.2 输入输出声明1.3 内部信号声明1.4 内部逻辑声明1.5 连接声明1.6 数据类型声明1.7 运算符和表达式1.8 控制结构 2. 书写格式2.1 大小写2.2 换行2.3 语句结束符2.4 注释2.5 标识符2.6 关键字 1. 声…

「Verilog学习笔记」4bit超前进位加法器电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析 timescale 1ns/1nsmodule lca_4(input [3:0] A_in ,input [3:0] B_in ,input C_1 ,output wire CO ,output wire [3:0] …

Vivado如何清理工程，并避免缺失必要的文件？

FPGA开发是一项非常复杂的工作，需要处理大量的代码、约束和仿真文件。在开发过程中，由于文件数量庞大，很容易导致工程变得混乱不堪。Vivado是Xilinx公司推出的一款FPGA开发工具，能够帮助开发人员处理这种复杂性，提高开…

【26】Verilog进阶 - 自动贩卖机【SO EASY】

VL38 自动贩售机1 一把过，没啥说的 1 题目（1）题目描述：设计一个自动贩售机，输入货币有三种，为0.5/1/2元，饮料价格是1.5元，要求进行找零，找零只会支付0.5元。 ps: 投入的货币会自动经过边沿检测并输出一个在时钟上升沿到1，在下降沿到0的脉冲信号注意rst为低电平复…

《计算机组成与CPU设计实验》4 时序逻辑（三）

计数器逻辑功能对输入时钟脉冲进行计数也可用于分频、定时、产生节拍脉冲等分类按时钟输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按计数方向，分为加法、减法和可逆计数器计数器的“模”(Modulo) 计…

「Verilog学习笔记」边沿检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns module edge_detect(input clk,input rst_n,input a,output reg rise,output reg down );reg a_tem ; always (posedge clk or negedge rst_n) beginif…

异步复位同步释放的理解

文章目录同步复位异步复位异步复位，同步释放同步复位在同步复位中，复位信息的传递由时钟信号控制，仅当时钟上升沿到来时才会将复位信息和数据d存入寄存器中。电路图如下： 同步复位优缺点： 确保电路为同步的减少毛刺…

牛客网Verilog刷题 | 入门特别版本

文章目录 1、 VL1 输出12、VL2 wire连线3、 VL3 多wire连接4、VL4 反相器5、VL5 与门6、VL6 NOR 门7、VL7 XOR 门8、VL8 逻辑运算10、VL10 逻辑运算211、VL11 多位信号12、VL12 信号顺序调整13、VL13 位运算与逻辑运算14、VL14 对信号按位操作15、VL15 信号级联合并16、VL16 信…

Verilog RTL 面试题

最近在亚马逊上买了本verilog面试题的书，在这里把题目总结一下。这是封面RTL verilog 语法问题 1 解释阻塞赋值和非阻塞赋值的区别与用法 2 解释逻辑运算符与按位运算符的区别 3 写出与、或、非、与非、或非、异或、同或（异或非）的RTL语句…

不同形状信号产生电路

题目描述： 编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice0时，发出方波信号；wave_choice1时，发出锯齿波信号；wave_choice2时，发出三角波信号。解…

Edgedetect2

边缘检测，检查数据变化，用异或实现对于 8 位矢量中的每个位，检测输入信号何时从一个时钟周期变为下一个时钟周期（检测任何边沿）。输出位应在发生 0 到 1 转换后设置周期。以下是一些示例。为清楚起见，in…

Linux下利用iverilog进行功能仿真，利用gtkwave查看仿真输出波形

原文：《Linux下利用iverilog进行功能仿真》 linux下面进行硬件仿真，可以使用modelsim，但是modelsim不是开源软件，安装需要破解，很是麻烦，而iverilog是linux下的一款开源仿真软件，利用它再配合s…

Circuits--Sequential Logic--Latches and Flip-Flops--Edgedetect

网址：https://hdlbits.01xz.net/wiki/Edgedetect module top_module (input clk,input [7:0] in,output [7:0] pedge );reg [7:0] r_in;always

Circuits--Sequential Logic--Shift Refisters--Lfsr5

网址：https://hdlbits.01xz.net/wiki/Lfsr5 module top_module(input clk,input reset, // Active-high synchronous reset to 5h1output [4:0] q ); always(posedge clk)beginif(reset 1b1)q < 5h1;else beginq[4] < 1b0 ^ q[0];q[3] < q[4];q[2] &l…

Circuits--Sequential Logic--Counters--Count clock

网址：https://hdlbits.01xz.net/wiki/Count_clock 自己写： module top_module(input clk,input reset,input ena,output pm,output [7:0] hh,output [7:0] mm,output [7

HDLBits学习------Problem 106~114

参考链接：HDLBits导学 Problem 106 4-bit shift register 问题：设计一个4bit异步复位，拥有同步置位和使能的右移移位寄存器。 areset : 寄存器复位为0load : 将data[3:0]输入至移位寄存器中ena : 使能信号控制向右移动（q[3]q[2]q…

数字芯片设计中的面积优化方法

前言：数字芯片设计工程师在设计的时候要考虑三个方面，PPA，即Performance、Power和Area。本文讲解在实际项目中，如何对前端面积进行有效优化。理论方法本文首先参考书籍《FPGA设计实战演练（高级技巧篇）》…

数字芯片设计——握手与反压

前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。目录握手协议握手与反压反压不带存储体的反压

边沿检测—Verilog

在设计中，需要检测某一信号发生0->1跳转的变化时，可以采用边沿检测。边沿检测的实现思路如下图所示，为了保证采样信号沿的准确，首先对信号进行打拍处理。由波形图可以看出，上升沿出现时，可以由d1与d2非…

波特率分频监测模块理解-基于apb_uart项目

文章目录模块介绍波特率定义主要代码描述代码实例模块介绍该组件模块只要功能是检测特定波特率下的时钟分频是否正确，主要指IRQ.CLK在寄存器的控制下，是否正确分频成baud_out，其中 DIV2与 DIV2 寄存器的值和各个波形之间的频率关系如下图所…

HDLBits学习------Problem 36~42

参考链接：HDLBits导学 Problem 36: Conditional ternary operator(Conditional) 概述：Verilog跟C语言一样有一个三元运算符( ? : ) condition ? if_true : if_false 问题：给出四个无符号数，请找到其中的最小值。无符号数可以使…

HDLBits学习------Problem 10~18

参考连接：HDLBits导学 Problem 10 : Vectors 概述：什么是 Verilog 中的向量（vector）？向量是一组 wire 信号的集合，通过赋予这一组信号的集合一个名称，以便于访问其中的 wire 信号。向量类似于…

HDLBits学习------Problem 28~35

参考链接：HDLBits导学 Problem 28: Always blocks(combinational) (Alwaysblock1) 问题：使用assign语句和组合always块来构建与门解决： // synthesis verilog_input_version verilog_2001 module top_module(input a, input b,output wire …

「Verilog学习笔记」多功能数据处理器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析注意题目要求输入信号为有符号数，另外输出信号可能是输入信号的和，所以需要拓展一位，防止溢出。 timescale 1ns/1ns module data_…

Verilog RTL 新手代码设计（边沿捕获器、实例化电路模块并互联、多路选择器、交叉开关、优先编码器）

1.边沿捕获器举例来说，一个在CLK时钟驱动下，对输入信号IN进行上跳沿捕获的电路，它的Verilog代码如下所示， module top(CLK , // input clockIN , // input OUT ); // output input CLK; input IN; outpu…

使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA&#…

2. 验证1101序列（Mealy）

题目要求： 用 M e a l y \rm Mealy Mealy型状态机验证 1101 1101 1101序列题目描述： 使用状态机验证 1101 1101 1101序列，注意：允许重复子序列。方法一： 去掉 M o o r e \rm Moore Moore的 s 4 s_4 s4&#xff…

Verilog刷题[hdlbits] ：Module cseladd

题目：Module cseladd One drawback of the ripple carry adder (See previous exercise) is that the delay for an adder to compute the carry out (from the carry-in, in the worst case) is fairly slow, and the second-stage adder cannot begin computing …

Verilog系列：generate常用用法

Verilog中generate语句允许在解析阶段（Elaboration-time）对某些语句进行选取或者重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。解析阶段是指仿真开始前的一个阶段，此时所有的设…

什么样的人适合从事IC Design的工作？

今天不聊技术，聊点别的。从事一项工作，能力是两方面的。一方面是技术，技术上的事情，有些人先天就适合干这个。有些人不管什么开发平台什么语言什么工具，15 分钟完全上手。还有人有很好的engineering sense&#xff0…

基于FPGA+stm32的的等精度频率计

整体功能：实现正弦波（方波）的频率和周期测量，并测量方波信号占空比测量方法： 1.频率测量：使用等精度测量方法：等精度测量，由于设置的门控时间是5000个待测的信号的周期&#xff0…

HDLBits学习------Problem 1~9

参考连接：HDLBits导学 Problem 1 : Zero 问题：没有输入，输出0 解决： module top_module(output zero );// Module body starts after semicolonassign zero 0; endmodule Problem 2 : Wire 问题：使用wire让输出等于…

HDLBits学习------Problem 115~117

参考链接：HDLBits导学 Problem 115 Rule90 问题：Rule90 是一道根据一些有趣的规则来生成一维序列的题目。规则很简单。一维序列中元素有 1,0 两种状态，分别对应开，关状态。在每个时钟边沿到来时刻，元素的下一个状态…

HDLBits学习------Problem 72~79

参考链接：HDLBits导学 Problem 72 3-variable 问题：根据卡诺题来实现电路： 思路：使用卡洛图得到表达式第一个方框中，只有b的值保持不变且为1，所以这个框化简出来是b 第二个方框中，只有c的值都…

I2S接口以及Verilog实现数据接收

I2S(Inter—IC Sound)总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专门用于音频设备之间的音频数据传输。I2S总线有三条数据信号线： (1)BCLK：串行时钟，也叫位时钟，对应…

FPGA实现 NIC 10G 网卡，纯verilog代码编写，提供工程源码和技术支持

目录 1、前言免责声明 2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIe HIPDMA IFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQ MAC PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口 5、vivado工程详…

SPI接口的FPGA实现（二）——配置DAC

这一篇主要结合DAC81416的datasheet来进一步阐述如何配置DAC。先附上DAC81416的datasheet的链接。一、datasheet概述如果自己不做电路板，DAC81416的datasheet需要关注的方面并不多。该DAC一共16个输出通道，可以通过一系列的配置其内部寄存器的操作输…

「Verilog学习笔记」编写乘法器求解算法表达式

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule calculation(input clk,input rst_n,input [3:0] a,input [3:0] b,output [8:0] c);reg [8:0] data1, data2 ; assign c data2 ; always (posed…

建立(Setup Time)和保持时间(Hold Time)

建立Setup Time和保持时间Hold Time建立时间(Setup Time)保持时间(Hold Time)建立时间(Setup Time) 所谓建立时间指的是数据在时钟沿到来前需要保持的最短时间。保持时间(Hold Time) 保持时间(Hold Time)是指时钟沿之后数据需要保持不变的最短时间。

Fsm onehot

【verilog-10位计数器, vcs仿真和问题记录】

前言此文介绍了十位计数器的verilog代码编写以及使用vcs的仿真流程。 10位计数器具体代码如下 timescale 1ns/1psmodule tb();reg clk;reg rstn;wire [3:0]cnt;counter dut(.clk(clk), .rst(rstn),.cnt(cnt));initial beginclk < 0;forever begin#5 clk < !clk;ende…

Vivado2018.1约束文件中使用#报错记录

在使用vivado做两位十进制数倒计时动态显示时，出现以下错误。提示错误： [DRC NSTD-1] Unspecified I/O Standard: 4 out of 34 logical ports use I/O standard (IOSTANDARD) value DEFAULT, instead of a user assigned specific value. This may ca…

HDLBits学习------Problem 80~97

参考链接：HDLBits导学 Problem 80 : D flip-flop (Dff) 问题：实现一个D触发器解决： module top_module (input clk, // Clocks are used in sequential circuitsinput d,output reg q );//// Use a clocked always block// copy d to …

HDLBits学习------Problem 98~105

参考链接：HDLBits导学 Problem 98 Four-bit binary counter 问题：设计一个4bit的计数器，从0～15，共16个周期。reset是同步复位且复位为0 解决： module top_module (input clk,input reset, // Synchro…

FPGA驱动OLED Verilog代码（一）------ SPI写模块

一、概述： 我本身没有很仔细的去学习SPI的时序，而是参照了之前STM32驱动OLED时模拟的时序来写的，其中写一个字节的时序如下 /*************************************************************************/ /*函数功能: 通过SPIO软件模拟SPI…

FPGA驱动OLED Verilog代码（四）------ 字符和汉字显示

一、概述： 首先展示一下成果图，使用RAM的读写来完成，下面依次介绍各个模块二、OLED显示原理（部分） oled分为7页，每一页有128个字节用来显示首先先设置页地址，然后设置列的低地址和高地址&…

关于FPGA如何快速生成模块的例化模板（实用）

关于FPGA如何快速生成模块的例化模板（实用） 语言 ：Verilg HDL 、VHDL EDA工具：ISE、Vivado、Quartus II 关于FPGA如何快速生成模块的例化模板（实用）一、引言二、快速生成例化模块的几种方法1. IP核的例化模…

[Verilog语言入门教程] 乘法器(顺序 Booth 并行 Wallace) 原理与实现

依公知及经验整理，原创保护，禁止转载。专栏《Verilog》 <<<< 返回总目录 <<<< 乘法器可以分为以下几种类型：顺序乘法器（Sequential Multiplier）：顺序乘法器是最简单的乘法器类型，采用逐位相乘的方法实现。这种乘法器适用于小规模的乘法运算…

Modelsim添加中间变量

参考链接：Modelsim查看中间变量原文我自己感觉不怎么好理解，所以自己又总结了一下） 编译好编写的仿真文件后，点击需要仿真的文件开始仿真点击后界面如图看到Objects界面只有我们在仿真文件中定义的变量（也就是例化…

FPGA驱动OLED Verilog代码（五）------ 动态显示字符

一、概述前面已经介绍了向RAM中写入静态字模数据来显示静态的字符和汉字。接下来实现动态显示字符在OLED屏的不同位置。动态显示字符的核心就是从ROM中读取字符的字模，但取出来的字模数据如果直接写进RAM的话，只能实现字符在某一页的显示，而…

FPGA驱动LCD1602（IIC） Verilog代码（三）------ LCD初始化

一、概述： 前面已经完成了lcd写数据/命令，那么lcd的初始化就比较简单了，就是先发送命令复位设置lcd，然后发送数据过去交给lcd显示就好了。 lcd的显示比较简单一点，只需要传输要显示字符的ascll码，lcd就会显…

「Verilog学习笔记」ROM的简单实现

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析要实现ROM，首先要声明数据的存储空间，例如：[3:0] rom [7:0]；变量名称rom之前的[3:0]表示每个数据具有多少位&#xff0…

【Verilog 教程】4.6 Verilog 多路分支语句

关键词：case，选择器 case 语句是一种多路条件分支的形式，可以解决 if 语句中有多个条件选项时使用不方便的问题。 case 语句 case 语句格式如下： case(case_expr)condition1 : true_statement1 ;condition2 …

「Verilog学习笔记」异步复位的串联T触发器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析这道题目里我们有两个需要明确的点： 1. 什么是异步复位 2. 什么是串联的T触发器关于第一个点，可以看我的这篇文章，已经整理好了&a…

【HISI IC萌新虚拟项目】Package Process Unit模块整体方案·PART3

5. 模块方案说明 5.1CRG 模块方案说明 5.1.1简介 CRG 模块实现复位信号的滤抖功能，可滤除小于100ns的低电平复位毛刺，并对复位信号进行同步化处理。同时，对100MHz的输入时钟信号进行2分频，作为 CPU_IF模块和TEST_CORE模块的工作时钟。 5.1.2接口信号信号位宽I/O描述

Verilog Tutorial（10）如何实现可复用的Verilog设计？

本文将讨论可以用来实现代码可复用性的参数parameter和generate语句（生成语句）。与大多数编程语言一样，设计者也应该尽量使verilog代码尽可能地具备可复用性----这能够减少未来项目的开发时间，因为设计者可以更轻松地将代码从一个…

「Verilog学习笔记」 Johnson Counter

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule JC_counter(input clk ,input rst_n,output reg [3:0] Q );always (posedge clk or negedge rst_n) begin…

「Verilog学习笔记」自动贩售机1

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5，3。然后直接将其作为状态机的几种状…

寄存器访问方法

本文转载自UVM糖果爱好者教程 - 16.寄存器访问方法 UVM的寄存器抽象层（RAL）提供了几种访问寄存器的方法。这篇文章将解释寄存器访问方法的工作原理。在Register Abstraction中，我们介绍了RAL的概述并解释了如何定义寄存器。在这篇文章中&a…

《Clock Domain Crossing》翻译与理解（3）寄存器处理输出端口

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文主要介绍寄存器输出端口在跨时钟域时的处理。发射时钟域的信号同…

基于FPGA的电风扇控制器verilog，视频/代码

名称：基于FPGA的电风扇控制器verilog 软件：QuartusII 语言：Verilog 代码功能： 基于FPGA的电风扇控制器运用 EDA SOPO实验开发系统设计一个基于FPGA的电风扇定时开关控制器,能实现手动和自动模式之间的切换。要求: (1)KI为电…

在FPGA板上用Verilog实现车牌识别

一个车牌识别系统先在Matlab中实现，然后将其在FPGA Xilinx Spartan-6上使用Verilog实现。以下是FPGA上系统的测试环境。图像存储器： 存储10个图像并将其转换为.dat格式（gray data）。我们使用$ readmemh（可复合&#…

使用Verilog HDL在FPGA上进行图像处理

该FPGA项目旨在详细说明如何使用Verilog处理图像，读取Verilog中的输入位图图像（.bmp），处理并将处理结果用Verilog写入输出位图图像。提供了用于读取图像，图像处理和写入图像的完整Verilog代码。在这个FPGA Verilog项…

跨时钟域刷题

文章目录单比特处理多比特信号处理1.代码实现：2.仿真结果如下：步进为2时的仿真结果：单比特信号处理（快到慢）1.代码实现2.仿真结果单比特处理跨时钟域的信号分为两类，一类是单比特的信号，一类是…

雷达信道化接收算法及论证（持续更新）

信道化接收在中频输入端采用信道化方式，即按频率划分若干信道，相当于将一个宽带接收机分解成若干个窄带接收机，可以使其具备窄带接收机的特性，具有更高的灵敏度及动态范围，下面对信道化接收进行理论推导。数字信道化…

verilog 时刻卡死，$time 不递增解决方案

#verilog #问题记录 #已解决 verilog 时刻卡死，$time 不递增解决方案先说结论， 在写testbench 时，需要注意在一些 always 中加上延时，避免某个 always 不间断的一直仿真运行，导致仿真时刻卡住，时刻不递增…

用verilog实现数字频率计

数字频率计此设计是我在东南大学大三短学期数字系统课程设计的课题。（如果有学弟学妹看到这篇文章，希望可以给你们提供一定的帮助，但也希望别直接controlc，controlv） 同时，本文中的代码因为经过再编辑&…

【verilog中的阻塞赋值与非阻塞赋值】

文章目录1: 非阻塞赋值语句2：阻塞赋值语句总结1: 非阻塞赋值语句非阻塞(Non_Blocking)赋值方式块结束后才完成赋值操作。b的值并不是立刻就改变的。对于时序电路中的always块的reg信号，一般采用非阻塞语句赋值。这种方式的赋值并不是马上执行的&#x…

补码溢出判断

1.问题什么是进位和溢出 2.分析第一种就是当两个正数相加产生一个负结果，或两个负数相加产生一个正结果时产生溢出。第二种↓ 3.举例

HDLbits-Circuits(电路)-Sequential Logic(顺序逻辑)

Latiches and Flip-Flops（锁存器与触发器） 1. Dff A D flip-flop is a circuit that stores a bit and is updated periodically, at the (usually) positive edge of a clock signal. D flip-flops are created by the logic synthesizer when a cloc…

分频电路-verilog

1. 2分频 module div_2(clk,rst,out); input clk,rst; output out;reg q; always(posedge clk or negedge rst)if(!rst)q<1b0;elseq<~q; assign outq; endmodule 2. 偶数分频 module div_8 (clk,rst,out);input clk,rst; output out; reg out; reg [2:0]cnt;always(po…

verilog描述一个一百进制计数器（两位数码管显示）

FPGA可以实现多种多样的时序电路，用Verilog语言可以描述任意进制的计数器。本文描述了一个一百进制的计数器，由两个十进制计数器级联而成。每个十进制计数器可以送显至一位数码管。资源链接： https://download.csdn.net/download/benchusp…

「Verilog学习笔记」流水线乘法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule multi_pipe#(parameter size 4 )(input clk , input rst_n ,input [size-1:0] mul_a ,input [size-1:0] mul_b ,output …

Verilog Language--Modules:Hierarchy--Module addsub

网址：https://hdlbits.01xz.net/wiki/Module_addsub module top_module(input [31:0] a,input [31:0] b,input sub,output [31:0] sum )

【手撕代码-序列检测1011001-每次输入2bit】

文章目录题目要求：代码实现：状态图：题目要求： 请实现对（1011001）2的序列检测功能，模块每拍并行输入2bit，且顺序为高位先输入，当检测到序列，输出一拍高电平脉…

「Verilog学习笔记」任意奇数倍时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule clk_divider#(parameter dividor 5) ( input clk_in,input rst_n,output clk_out );parameter CNT_WIDTH $clog2(dividor - 1) ; reg flag1, f…

Verilog Language--More Verilog Features--Adder100i

网址：https://hdlbits.01xz.net/wiki/Adder100i module top_module( input [99:0] a, b,input cin,output [99:0] cout,output [99:0] sum

fork join_none易错点

本篇博客记录一下自己在实际过程中遇见的易错的语法细节。两种不同条件下的fork join_none的使用： 1、 program fork_pra;initial beginfor(int i 0; i < 3; i) beginfork $write(i);join_none#0;endendendprogram上述这种，可以看见延时语句在fork…

1、验证1101序列（Moore）

题目要求： 用Moore型状态机验证1101序列。题目描述： 用使用状态机验证1101序列，注意：允许重复子序列。如图端口描述： module moore_1101(input clk,//时钟信号input clr,//reset复位信号，高电平有效in…

基于FPGA的PWM发生器设计

目录引言设计说明设计特点设计思路设计源码整数除法模块

【Verilog教程】3.2 Verilog 时延

关键词：时延， 惯性时延连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。时延一般是不可综合的。寄存器的时延也是可以控制的，这部分在时序控制里加以说明。连续赋值时延一般可分为…

Circuits--Combinational Logic--Arithmetic Circuits--Bcdadd4

网址：https://hdlbits.01xz.net/wiki/Bcdadd4 module top_module( input [15:0] a, b,input cin,output cout,output [15:0] sum );wire cout1;wire cout2;wire co

HDLBits：在线学习 Verilog （二 · Problem 10-14）

本系列内容来自于知乎大V：ljgibbs，个人主页为：https://www.zhihu.com/people/ljgibbs，欢迎关注。本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相…

Circuits--Sequential Logic--Finite State Machines--Fsm3

网址：https://hdlbits.01xz.net/wiki/Fsm3 module top_module(input clk,input in,input areset,output out); //// State transition logic// State flip-flops with asynchronous reset// Output logicparameter A=0, B=1, C=

Circuits--Sequential Logic--Latches and Flip-Flops--Edgecapture

网址：https://hdlbits.01xz.net/wiki/Edgecapture module top_module (input clk,input reset,input [31:0] in,output [31:0] out );reg [31:0] r_in;always(posedge clk)beginr_in in;endalways(posedge clk)beginif(reset)beginout < 32d0;endelse beginout…

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

「Verilog学习笔记」非整数倍数据位宽转换24to128

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据，相当于5个输入数据第6个输入数据的拼接成一…

「Verilog学习笔记」使用3-8译码器①实现逻辑函数

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule decoder_38(input E1_n ,input E2_n ,input E3 ,input A0 ,input A1…

Vivado导入浮点数据

1、MATLAB生成double类型数据，并导出到文件中。 signal randn(1000,1); writematrix(sinwave,‘signal.dat’,‘Delimiter’,’ ‘); 2、Vivado导入浮点数据 DataSource_Inputfopen("signal.txt","r");while(fopen("signal.txt",&qu…

数字IC入门教程

第一节课 linux命令文件命令 man 查询指令的作用如 man cd ls 列出当前文件和文件夹的名字（list the directory and files） ls -a 把隐藏的文件和文件夹也显示出来 （list all） ls -l 把文件的属性（读写&…

「HDLBits题解」Wire4

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Wire4 - HDLBits module top_module( input a,b,c,output w,x,y,z );assign {w, x, y, z} {a, b, b, c} ; endmodule

「Verilog学习笔记」脉冲同步器（快到慢）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 100ps/100psmodule pulse_detect(input clka , input clkb , input rst_n ,input sig_a ,output sig_b );reg Q_sig_a ; reg Q_buff0, …

HDLBits：Dualedge双边沿触发

verilog无法实现双边沿触发只能单边沿触发，所以我们要实现双边沿触发的方法如下： reg temp,temp1;always (posedge clk) begintemp < d ^ temp1;endalways (negedge clk) begintemp1 < d ^ temp;endassign q temp ^ temp1;原理如下： …

【quartus13.1/Verilog】swjtu西南交大：计组课程设计

实验目的： 通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简化的计算机核心部件组成的系统。二. 实验内容 1. 底层用 Verilog…

音乐播放器蜂鸣器ROM存储歌曲verilog,代码/视频

名称：音乐播放器蜂鸣器ROM存储歌曲软件：Quartus 语言：Verilog 代码功能： 设计音乐播放器，要求至少包含2首歌曲，使用按键切换歌曲，使用开发板的蜂鸣器播放音乐，使用Quartus内的RO…

RISC-V 指令

RISC-V指令都是32位长。文章目录 R-Type指令格式：I-Type指令格式：S-Type指令格式：B-Type指令格式：U-Type指令格式：UJ-Type指令格式：J-Type指令格式：R4-Type指令格式：F-Type指令格式：vC-Type指令格式：CB-Type指令格式：CIW-Type指令格式：CL-Type指令格式：R-Type指…

ASIC-WORLD Verilog（16）综合

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加点自己的理解）分享给大家。这是网站原文&…

「HDLBits题解」Counters

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Count15 - HDLBits module top_module (input clk,input reset, // Synchronous active-high resetoutput [3:0] q ); always…

「Verilog学习笔记」信号发生器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网方波的实现，较为简单，只需要设置一个计数器，使输出保持10个时钟为0，跳变为20，再保持10个时钟。依次循环。可以按…

ASIC-WORLD Verilog（2）FPGA的设计流程

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&…

「Verilog学习笔记」根据RTL图编写Verilog程序

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网观察题目给出的RTL图，主要的器件是两个D触发器，一个与门。D触发器含有异步复位信号，且为低电平有效。data_in输入到D触发器，…

SystemVerilog基础：并行块fork-join、join_any、join_none（二）

相关阅读 SystemVerilog基础https://blog.csdn.net/weixin_45791458/category_12517449.html 在第一节中，我们讨论了并行块中的fork-join块和fork-join_any块，了解了它们的差异，本文将继续讨论fork-join_none块的使用。 fork-join_none并行块…

「Verilog学习笔记」数据串转并电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网关于什么是Valid/Ready握手机制： 深入 AXI4 总线（一）握手机制 - 知乎时序图含有的信息较多，观察时序图需要注意&#xff1a…

QuartusII和Modelsim联合仿真实现不带时钟信号的简单乘法器

创建项目找个地方新建文件夹，设置这个项目的路径为那个文件夹，项目名字可以自己取（为了避免后面的不统一，建议和我取一样的） 从空项目创建不用添加任何文件选择开发板，我选择的是这个，然后ne…

【单周期CPU】LoongArch | 32位寄存器DR | 32位的程序计数器PC | 通用寄存器堆Registers | 32位RAM存储器

前言：本章内容主要是演示在vivado下利用Verilog语言进行单周期简易CPU的设计。一步一步自己实现模型机的设计。本章先介绍单周期简易CPU中基本时序逻辑部件设计。 💻环境：一台内存4GB以上，装有64位Windows操作系统和Vivado 2017.…

「HDLBits题解」Cellular automata

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Rule90 - HDLBits module top_module(input clk,input load,input [511:0] data,output [511:0] q );always (posedge clk) begin…

ASIC-WORLD Verilog（8）if-else语句和case语句

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&…

「Verilog学习笔记」根据状态转移写状态机-二段式

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网和三段式相比，就是将输出块和次态切换块合并。 timescale 1ns/1nsmodule fsm2(input wire clk ,input wire rst ,input wire data ,output reg flag );//****…

「Verilog学习笔记」超前进位加法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网超前进位加法器的实质是：对于输出的每一位Si 其实都可以用Si Ai ^ Bi ^ Cin来表示我们需要做的只是判断加法结果的最高位该取几例如本题中输入的两个数A和B…

verilog - signed 符号数与无符号

#verilog #FPGA verilog - signed 符号数与无符号数计算文章目录verilog - signed 符号数与无符号数计算原码、反码、补码的关系verilog 中的 signed不同的扩位方式结论主要参考： Verilog 中signed和$signed()的用法_长弓的坚持的博客-CSDN博客_＄s…

新手--安装好Quartus II13.0（带modelsim集成包）并用Quartus II搭建一个工程

前言今天是国庆节，我们正式来学习Quartus II13.0软件的安装与使用。学习verilog与学习C语言都是学习一门语言，那么学习一门语言，光看理论不敲代码绝对是学习不好的。要用verilog语言敲代码，就要像C语言那样搭建起语言的编译环境&…

IC工程师职场必备《经典Verilog100多个代码案例》（附下载）

对于IC行业的人员而言，Verilog是最基础的入门，用于数字电路的系统设计，很多的岗位都会用到，可对算法级、门级、开关级等多种抽象设计层次进行建模。 Verilog由于其简单的语法，和C语言的相似性，目前被各大公…

[Verilog] 加法器（半加法器 | 全加法器 | 串行加法器 | 并行加法器 | 十进制加法器）详解

前言在数字电路中，加法器是一种常见的逻辑电路，用于将两个数字相加。本文将介绍如何使用Verilog实现各种加法器。 1 加法器种类整数加法器半加器（Half Adder）：它是最简单的加法器，只能进行两个输入位的相加操作，不包括进位位。全加器（Full Adder）：它是最基本的加…

51单片机学习笔记（清翔版）（23）——红外通讯

DS18B20课后题： 负数以补码形式存在的。如果是负数，那么S全为1，前面那些不看，我们只看最后一个S，当它为1时，那么就是0x08，所以只要高8位大于等于0x08，就是负数。其中s0x40这里上面…

【FPGA】IIC协议主机接口的设计与实现详解

一、认识IIC IIC（I2C）协议是一种串行通信协议，用于连接微控制器和外围设备。IIC协议只需要两根信号线（时钟线SCL和数据线SDA）就能完成设备之间的通信；支持多主机和多从机通信，通过设备地址区分不…

HDLBits-Verilog学习记录 | Verilog Language-Vectors

两种fifo实现方式的差异

减少数据通路翻转来降低功耗：以FIFO （当容量较小而使用寄存器作为存储部分）设计为例，虽然理论上可以使用比较简单的数据表项逐次移位的方式，实现FIFO 的先入先出功能，但是却应该使用维护读写指针的方式（数据表项寄存器则不用移位）实现先入先出的功能。因为数据表项逐次…

HDLBits-Verilog学习记录 | Verilog Language-Basics（2）

文章目录 9.Declaring wires | wire decl10. 7458 chip 9.Declaring wires | wire decl problem:Implement the following circuit. Create two intermediate wires (named anything you want) to connect the AND and OR gates together. Note that the wire that feeds the …

【Verilog 教程】3.1 Verilog 连续赋值

关键词：assign， 全加器连续赋值语句是 Verilog 数据流建模的基本语句，用于对 wire 型变量进行赋值。： 格式如下 assign LHS_target RHS_expression ；LHS（left hand side） 指赋值操作的…

[Verilog语言入门教程] 乘法器详解与设计/仿真

依公知及经验整理，原创保护，禁止转载。专栏《Verilog》 <<<< 返回总目录 <<<< 乘法器可以分为以下5种类型：顺序乘法器（Sequential Multiplier）：顺序乘法器是最简单的乘法器类型，采用逐位相乘的方法实现。这种乘法器适用于小规模的乘法运算…

好的FPGA编码风格（2）--多参考设计软件的语言模板（Language Templates）

什么是语言模板？ 不论是Xilinx的Vivado，还是Altera的Quartus II，都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板（Language Templates）。在Vivado软件中，按顺序…

「Verilog学习笔记」使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析当EI10时、U1禁止编码，其输出端Y为000，GS1、EO1均为0。同时EO1使EI00，U0也禁止编码，其输出端及GS0、EO0均为0。由电路…

Verilog实现2进制码与BCD码的互相转换

1、什么是BCD码？ BCD码是一种2进制的数字编码形式，用4位2进制数来表示1位10进制中的0~9这10个数。这种编码技术，最常用于会计系统的设计里，因为会计制度经常需要对很长的数字做准确的计算。相对于一般的浮点式记数法，…

《计算机组成与CPU设计实验》3 时序逻辑（二）

移位寄存器移位寄存器是什么？ 将若干个D触发器串接级联在一起构成的具有移位功能的寄存器。 4位右移移位寄存器原来输出 Q0 Q1 Q2 Q3 CLK上升沿到来输出 Q0DSI Q1Q0 Q2Q1 Q…

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

基于FPGA的Lorenz混沌系统verilog开发,含testbench和matlab辅助测试程序

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览将vivado的仿真结果导入到matlab显示三维混沌效果： 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 testbench如下所…

同步FIFO的verilog实现（1）——计数法

一、FIFO概述 1、FIFO的定义 FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线， 使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成&…

牛客网Verilog刷题——VL40

牛客网Verilog刷题——VL40 题目答案题目设计一个同时输出7分频的时钟分频器，占空比要求为50%。注意rst为低电平复位。信号示意图如下： 波形示意图如下。输入输出描述： 信号类型输入/输出位宽描述clk_inwireIntput1系统时钟信号rs…

用verilog实现边沿检测（上升沿，下降沿，双边）

不是很难却困扰过我的一个问题边沿检测？不是可以直接把待检测的信号写在always块里吗？ 其实不是的，这个题目的本意是在同步电路中实现这样的功能，如果把待检测的信号写在always块里面，相当于把输入信号接到了触发器…

51单片机学习笔记（清翔版）（13）——LED点阵、74HC595

如图3，点阵屏分单色和彩色，点阵屏是由许多点组成的，在一个点上，只有一颗一种颜色的灯珠，这就是单色点阵屏，彩色的在一个点上有三颗灯珠，分别是RGB三原色。图4你可能没看出来，那么大…

Circuits--Combinational Logic--Basic Gates--Gates

网址：https://hdlbits.01xz.net/wiki/Gates module top_module( input a, b,output out_and,output out_or,output out_xor,output out_nand,output out_nor,output out_xnor,output out_anotb );assign out_and a & b;assign out_or a | b;assign out_xor …

Verilog基础：$time、$stime和$realtime系统函数的使用

相关阅读 Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html $time、 $stime和$realtime这三个系统函数提供了返回当前仿真时间方法。注意，这里的仿真时间的最小分辨能力是由仿真时间精度决定的，简单来说，可以理解为…

「Verilog学习笔记」时钟分频（偶数）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule even_div(input wire rst ,input wire clk_in,output wire clk_out2,output wire clk_out4,output wire clk_out8); //********…

「Verilog学习笔记」用优先编码器①实现键盘编码电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析用此编码器实现键盘的编码电路。注意：编码器的输出是低电平有效，而键盘编码电路输出的是正常的8421BCD码，是高电平有效。因此将编…

两个小时，与chatGPT进行了一场数字IC前端设计岗的面试

数字IC实践项目（9）— Tang Nano 20K: I2C OLED Driver

Tang Nano 20K: I2C OLED Driver 写在前面的话硬件模块RTL电路和相关资源报告SSD1306 OLED 驱动芯片SSD1306 I2C协议接口OLED 驱动模块RTL综合实现总结写在前面的话之前在逛淘宝的时候偶然发现了Tang Nano 20K，十分感慨国产FPGA替代方案的进步之快；被…

跨时钟域异步FIFO设计verilog（一）FIFO原理介绍

本文大部分内容来自https://www.cnblogs.com/aslmer/p/6114216.html 本文首先对异步 FIFO 设计的重点难点进行分析最后给出详细代码设计一个异步FIFO，深度为8，位宽也是8. 代码是学习Simulation and Synthesis Techniques for Asynchronous FIFO Desig…

Verilog 高级教程笔记——持续更新中

Verilog advanced tutorial 转换函数调用系统任务任务描述int_val $rtoi( real_val ) ;实数 real_val 转换为整数 int_val 例如 3.14 -> 3real_val $itor( int_val ) ;整数 int_vla 转换为实数 real_val 例如 3 -> 3.0vec_val $realtobits( real_val ) ;实数转换为…

$基于FPGA的数字等精度频率计$

基于FPGA的数字等精度频率计

传统的测频法原理直接计数单位时间内被测信号的脉冲数。在理想条件下： 门控时间基准时钟的整数倍，门控时间待测信号的整数倍，计数器检测上升沿对照示意图，可得如下公式（1）（2）&a…

Vivado：ROM和RAM的verilog代码实现

本文主要介绍ROM和RAM实现的verilog代码版本，可以借鉴参考下。一、ROM设计方法 Read-only memory（ROM）使用ROM_STYLE属性选择使用寄存器或块RAM资源来实现ROM，示例代码如下： //使用块RAM资源实现ROM module rams_s…

ADI模数转换AD7091的SPI驱动接口verilog,代码/视频

名称：ADI模数转换AD7091的SPI驱动软件：QuartusII 语言：Verilog 代码功能： 完成ADI单通道模数转换器AD7091R的逻辑接口设计。1 MSPS、超低功耗、12-Bit ADC （1）实现全部逻辑接口功能，完成对…

简单8位CPU设计verilog微处理器，源码/视频

名称：8位CPU设计微处理器软件：QuartusII 语言：Verilog 代码功能： 设计一个简单的处理器，可以实现加减法以及简单的逻辑运算。设计包括程序计数器电路，指令存储器电路，指令译码器电路(控制器…

【HISI IC萌新虚拟项目】PPU模块寄存器描述

地址寄存器名域名位宽属性默认值描述0x4000PORT_SELport_sel0:0R/W0x0扫描端口选择： 0：扫描A端口

如何选对适合你的FPGA？快速掌握选型技巧！

FPGA厂家和芯片型号众多，在开发过程中，特别是新产品新项目时，都会面临FPGA选型的问题。如何选择出适合的FPGA型号非常关键，需要评估需求、功能、成本、存储器、高速收发器等各种因素，选出性能与成本平衡的FPGA芯片。…

FPGA纯verilog实现任意分辨率视频输出显示，高度贴近真实项目，提供工程源码和技术支持

目录1、前言2、视频显示的VESA协议3、VESA协议的bug4、FPGA实现任意分辨率视频输出显示5、FDMA实现数据缓存6、vivado工程详解7、上板调试验证并演示8、福利：工程代码的获取1、前言本设计使用纯Verilog代码实现，重点在于基于AXI协议的DDR控制器的运用&…

SPI接口的FPGA实现（一）——SPI接口的相关基础知识

SPI系列文章主要介绍SPI接口的一些基础知识，并用DAC芯片81416的配置为例来具体说明SPI接口的具体FPGA实现。一、SPI的基础 SPI的全称是Serial Peripheral Interface，直译过来就是串行外围接口。一般情况下，FPGA连接各种DAC和ADC&#xff0…

【HISI IC萌新虚拟项目】ppu模块基于spyglass的lint清理环境搭建与lint清理

关于整个虚拟项目，请参考：【HISI IC萌新虚拟项目】Package Process Unit项目全流程目录_尼德兰的喵的博客-CSDN博客前言 RTL代码在交付给验证同时进行功能验证时，可以同步进行lint的清理工作。一般而言影响编译和仿真的问题会在vcs的error和warning中被修正，因此清理lin…

HDLBits 刷题笔记 - Exams_ece241 2013 q8 - HDLBits

HDLBits 刷题笔记 - Exams_ece241 2013 q8 - HDLBits 题目原文：Exams/ece241 2013 q8 - HDLBits 题意 Implement a Mealy-type finite state machine that recognizes the sequence “101” on an input signal named x. Your FSM should have an output signal, …

ASIC-WORLD Verilog（3）第一个Verilog代码

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的Verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&#xf…

大端小端，LSB和MSB

在verilog中碰到了lsb和msb，所以做一下解释： lsb 就是最低位有效，类似于wire [0:31]这样的顺序。 msb 就是最高位有效，类似于wire [31:0]这样的顺序。还有计算机中还有大端小端的概念一块解释一下：举例：0X…

按键延迟时间测试的Verilog实现（FPGA实验）

本次实验目的在于熟悉状态机的控制，需要实现的功能如下： 按下按键并保持然后松开当保持时间小于1s时，一个led灯闪烁2次。当保持时间小于2s大于1s时，一个led灯闪烁4次。当保持时间大于2s时，四个led灯闪烁4次。本次实…

IP-FIFO

IP-FIFO 概述先进先出队列跨时钟域，数据缓冲不同宽度数据匹配配置应用 verilog_to_RAM.v module Verilog_to_FIFO ( CLK_50M,RST_N,wrdata,rddata,wren,rden,time_cnt,usedw,full,empty );input CLK_50M; input RST_N;output reg[5:0] time_cnt; output reg[…

按键消抖的Verilog实现

由于普通物理按键存在反作用弹簧，因此当按下或者松开时均会产生额外的物理抖动，物理抖动便会产生电平的抖动。在按键从按下再到松开的过程中，其电平变化如图1所示，上为理想波形输出，下为实际波形输出。因此&#xff0…

奇数分频电路—5分频（verilog实现）

文章目录前言占空比不为50%的奇数分频占空比为50%的5分频电路扩展前言前文我们讲到，可以通过计数器的方法实现偶数分频，实现方式可以参考4分频电路实现那么对于奇数分频电路应该如何实现呢？是否也可以通过计数器实现呢？答案是肯…

序列检测器Verilog设计

检测10010的串 timescale 1ns/10ps module listcheck (rst,clk,in,result); input rst,clk; input in; output result; reg out; assign result out; reg [2:0] current_state,next_state; parameter [2:0]S0 3b000,S1 3b001,S2 3b010,S3 3b011,S4 3b100,S5 3b101; //s…

消除毛刺的两级缓冲器设计

module glitch(clk,data,q_out); input clk,data; output reg q_out; reg q1;always(posedge clk) beginq1 < data; endalways(posedge clk) beginq_out < q1; endendmodule

自动饮料售卖机Verilog设计

饮料为5美分，饮料机只能接收1美分，2美分，5美分的钱币，请设计一个Verilog电路表示 timescale 1ns/10ps module sell(one,two,five,rset,clk,result); input one,two,five,rset,clk; output result; reg drink; assign result dri…

三分频电路Verilog设计

三分频用两个在不同的时钟沿的序列发生器来构成一个3分频信号： timescale 1ns/10ps module div_3(clkin,clkout1,clkout2,clkout3); input clkin; output clkout1,clkout2,clkout3; reg [1:0] step1,step0; always (posedge clkin) begincase(step0)2b00: step0 &l…

【FPGA】FPGA实现UART串口通信回环

目录一、UART协议基础二、系统模块划分三、代码实现1、uart顶层设计模块2、uart_rx串口数据接收模块3、control控制模块4、uart_tx串口数据发送模块四、仿真五、上板验证六、踩坑事项一、UART协议基础关于UART协议的基础理论部分已经在上一篇文章中讲述，不再重复介…

verilog 入门教程

verilog 入门教程 1.1 什么是Verilog HDL? 1.2 Verilog的历史 1.3 Verilog的主要描述能力 2.1 Verilog-模块 2.2 Verilog-时延 2.3 Verilog-assign语句 2.4 Verilog-initial语句 2.5 Verilog-always语句 2.6 Verilog的结构化描述形式 2.7 Verilog-混合设计描述方式 2.8 Veri…

静态时序分析简明教程(五)]生成时钟的sdc约束方法

STA的时钟常规约束一、写在前面1.1 快速导航链接二、生成时钟2.1 标识时钟源2.2 时钟命名2.3 设定生成时钟的特性2.3.1 -edges2.3.2 -divide_by2.3.3 -invert2.3.4 -multiply_by2.3.5 时钟沿位移2.4 多个同源时钟2.5 使能组合电路路径2.6 注释时钟三、总结一、写在前面一个数…

工具：为Verilog状态机自动生成状态定义代码

工具：为Verilog状态机自动生成状态定义代码更新历史 20200411： 首次发布作为一名电子学工程师，FPGA的逻辑开发是少不了的。用Verilog开发FPGA逻辑时，我发现： 状态机中的状态数量很多时，状态定义代码写起…

【i2c协议介绍】

文章目录协议简单介绍五种速度模式master/slave和transmitter/receiver关系第一种情况：master作为transmitter，slave作为receiver第二种情况：当master作为receiver，slave作为transmitteri2c基本信号start产生stop信号数据传输有效…

【23】Verilog进阶 - 数位转换【实时处理 + 标志信号】

【初次尝试】VL32 非整数倍数据位宽转换24to128 1 理解题目含义根据【模块端口】和【题目描述】本题的真实意思是比较清楚啦。但不可大意轻敌！（1）问题1：输出一直为0 猛然间发现计数值也为0，没有增加去排查cnt的代码，很容易找到到问题，是cnt上电复位的逻辑写错了 …

简化的CPU设计

用小型的简化的CPU作为verilog的练习，一方面可以学习RISC_CPU的基本结构和原理，进而巩固学习计算机体系结构；另一面可以学习并掌握一些常用的Verilog语法和验证方法。首先CPU运行的过程分为以下几个流程：1.取指令；2.分…

Verilog与VHDL的一些比较

1.列表 verilogVHDLincludeLIBRARY IEEEmoduleENTITYarchitecturealwaysprocesswire/regsignalassign<阻塞-组合逻辑<非阻塞-时序逻辑posedge clk(negedge)clk’event and clk ‘1’ 2.图例图例来源网络，有空可以敲一遍

Verilog实现按键消抖（状态机方法）

文章目录按键抖动分析按键消抖逻辑Verilog设计与仿真Modelsim工程下载按键抖动分析常用的轻触按键内部结构为金属弹片，在手按下、松开的过程中往往会发生细微抖动。输出的逻辑电平也会发生快速翻转，按键按下和释放的过程中，都会产生抖动&a…

FPGA 串口通信

FPGA 串口通信文章目录FPGA 串口通信基础原理异步串行通信UARTVerilog 实现串口接收1. 介绍2. 程序实现严格按照状态机实现非严格按照状态机实现（ 目前使用 ）串口发送1. 介绍2. 程序实现严格按照状态机实现非严格按照状态机实现（ 目前使用 &…

Verilog学习笔记1——关键词、运算符、数据类型、function/task、initial/always、generate

文章目录前言一、关键词二、运算符三、数据类型1、基本类型：reg、wire、integer、parameter四、条件语句五、循环语句1、for2、generate六、function和task七、initial和always1、initial和always相同点和区别2、always和assign语句区别前言 2023.4.4 2023.4.7 补充…

FPGA RTL开发中使用到的VSCode编辑插件安装讲解

实验概况安装VScode软件及各个支持库，完成对Verilog代码自动补全和语法错误检查。实验目的熟悉软件安装方法，为开发做好充足准备软件 VScode、以及各个插件硬件电脑目录第一讲、VScode编辑器软件安装1 1.软件基本介绍：2 2…

Verilog Tutorial（8）循环语句

写在前面在自己准备写verilog教程之前，参考了许多资料----FPGA Tutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：h…

verilog 并列连续赋值

当事件发生时，对于代码块中的非阻塞赋值语句，先计算所有非阻塞语句在【事件发生时刻】的值，(即以<右端表达式的值)，最后才把计算出的值赋给<左边的变量。计算过程是以代码块中语句的书写顺序进行。虽有先后顺序&#xff0c…

RAM Sequential

前段时间，在微信公众号上偶然看到一篇很不错的技术分享文章：《南湖处理器DFT设计范例》。文中详细介绍了中科院计算所的RISC-V处理器实施的DFT设计。去年，也基于一款处理器应用过Share Test Bus技术，但在memory界面fault测试的问…

HDLBits-Verilog Language-Modules:Hierarchy(模块：层次结构)

目录 Module shift8 Module shift8 This exercise is an extension of module_shift. Instead of module ports being only single pins, we now have modules with vectors as ports, to which you will attach wire vectors instead of plain wires. Like everywhere else i…

数字IC前端学习笔记：时钟切换电路

相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm1001.2014.3001.5482 有些时候我们需要在系统运行时切换系统时钟，最简单的方法就是使用一个MUX（数据选择器）选择输出的时钟，如下代码片所…

【Verilog】期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

【4分频电路 -verilog】

分频器介绍分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分&#…

IC笔试错题总结

本文汇总了一些平时自己刷题时易错及不会做的题，以便自己随时复习回顾。 reg signed [0:4] b, b8h8f，赋值后b等于？ 答案： 5‘h0F 对于长位宽赋值给短位宽的情况，无论左或右操作数是有符号或者无符号数，都是…

【$fopen函数的用法】

文章目录语法介绍uvm中的用法语法介绍 $fopen函数的功能是使用给定的模式 mode 打开 filename 所指向的文件。文件顺利打开后，指向该流的文件句柄就会被返回。如果文件打开失败则返回 0。 $fopen函数格式如下： <file_desc> $fopen("", …

FPGA的通用FIFO设计verilog，1024*8bit仿真，源码和视频

名称：FIFO存储器设计1024*8bit 软件：Quartus 语言：Verilog 本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到 reg [7:0] ram [1023:0];//RAM。深度1024，宽度8 代码功能： 设计一个基于FPGA…

IC笔试常见问题

文章目录什么是建立时间与保持时间？什么是竞争和冒险什么是亚稳态摩尔状态机和米勒状态机的区别什么是建立时间与保持时间？ 建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。输入数据信号应提前时钟上…

数字芯片设计——出窗

前言：在图像处理和AI算法领域，由于经常需要与卷积核进行卷积运算，所以需要对串行数据进行出窗处理，比如对输入信号进行缓存，之后输出一个N*N大小的窗口，本文主要讲解缓存出窗的常用思路。需求对串行输入…

【不重叠序列检测-状态机方法实现】

文章目录题目描述解题思路：状态转移图dut和tb代码：波形图题目描述编写一个序列检测模块，检测输入信号（a）是否满足011100序列， 要求以每六个输入为一组，不检测重复序列，例如第一位数…

简单电子琴设计verilog蜂鸣器8音阶,视频/代码

名称：简单电子琴设计verilog 软件：QuartusII 语言：Verilog 代码功能： 简易电子琴电路 1、输入为8个按键，每个按键对应一个音阶 2、输出为speaker蜂鸣器，当其中一直按键按下时，输出特定频率…

【verilog---- if else 与多if 代码综合电路区别】

if else 与多if 代码综合电路区别if else形式多if形式if else形式 if else 形式写的代码会被EDA软件综合为多路选择器，无优先级顺序。 /** Author: yaohao * Date: 2022-11-21 15:22:20 * Last Modified by: yaohao* Last Modified time: 2022-11-21 15:49:56*/mo…

FPGA项目（16）——基于FPGA的音乐演奏电路

1.设计要求能在实验箱上，循环播放一段音乐。（需要源码的直接看最后一节） 2.设计原理组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需要的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件…

【sv中枚举类型与字符串语法学习】

文章目录枚举基本语法类型转换枚举类型内置方法字符串内置方法枚举基本语法枚举类型可以用来声明一组整型的命名常量，定义具有强类型的枚举变量。枚举类型还可以使用枚举名字而不是枚举值来方便地引用或显示。当没有指定数据类型的时候，缺省的数据类…

verilog HDL -生成块 - generate——endgenerate

参考：vrilog数字系统设计夏宇闻【第3版】 5.7 生成块理解生成语句可以动态的生成verilog代码，方便参数化模块的生成，大大的简化程序的编写过程,常用于以下情况： 对矢量中的多个位进行重复操作进行多个模块的实例引用的重复操…

音乐播放器蜂鸣器AX301开发板verilog，视频/代码

名称：音乐播放器蜂鸣器播放音乐按键切歌软件：Quartus 语言：Verilog 代码功能： 设计一个音乐播放器，使用板子上的蜂鸣器播放歌曲，可以播放三首歌（歌曲任选），通过按键控…

「HDLBits题解」Wire

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Wire - HDLBits module top_module( input in, output out );assign out in ; endmodule

gvim中进行verilog语言信号追踪、显示拓扑插件

插件使用方法及功能： vtags 是一款在gvim下实现类似verdi的信号追踪、显示拓扑等功能的插件。vtags插件完全使用python实现，目前实现功能包括信号追踪、宏定义追踪、显示模块拓扑、快速打开文件、保存和打开gvim快照、添加断点等功能。支持功能和快捷…

verilog读取bmp格式图片

代码如下: timescale 1 ns/1 ns module test_t; integer fileId, cc,out_file,i; reg [7:0] bmp_data [0:2000000]; reg clk; reg [7:0] data; integer bmp_width, bmp_hight, data_start_index, bmp_size; initial beginfileId $fopen("G:\\Contrast ratio\\part_var\\…

【USTC】verilog 习题练习 36-40

36 条件运算符题目描述 Verilog中有一个跟C语言中类似的三目条件运算符（ ? : ）,其语法格式为： (condition ? if_true : if_false) 该表达式可以用于为其它信号赋值，例如：signal condition ? if_true : if_fals…

【25】Verilog进阶 - 序列检测

VL25 输入序列连续的序列检测本题并不难【中等】难度给高了【做题关键】（1）需要使用移位寄存器的思路。其实reg型是寄存器，也可以当做是移位寄存器，重要的是对其的处理，使用的是移位寄存器的思路（2）注意新移入数据存放在低位 1 题目 + 代码 + TestBench 很简单，没…

【USTC】verilog 习题练习 21-25

21 基于端口名称的实例化题目描述创建一 verilog 电路，实现对模块 mod_a 基于端口名称的实例化，如下图所示： 其中mod_a模块的代码为： module mod_a (output out1,output out2,input in1,input in2,input in3,in…

「HDLBits题解」Gates100

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Gates100 - HDLBits module top_module( input [99:0] in,output out_and,output out_or,output out_xor );assign out_and &…

通用FIFO设计深度8宽度64，verilog仿真，源码和视频

名称：通用FIFO设计深度8宽度64，verilog仿真软件：Quartus 语言：verilog 本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到 reg [63:0] ram [7:0];//RAM。深度8，宽度64 代码功能&#xff1a…

FPGA设计FIR滤波器低通滤波器，代码及视频

名称：FIR滤波器低通滤波器软件：Quartus 语言：Verilog/VHDL 本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。代码功能： 设计一个8阶FIR滤波器（低通滤波器&#xff…

Verilog刷题[hdlbits] ：Always case2

题目：Always case A priority encoder is a combinational circuit that, when given an input bit vector, outputs the position of the first 1 bit in the vector. For example, a 8-bit priority encoder given the input 8’b10010000 would output 3’d4, b…

基于FPGA的图像双边滤波实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1 双边滤波数学模型 4.2 双边滤波的特性 4.3 FPGA实现架构 5.算法完整程序工程 1.算法运行效果图预览将FPGA数据导入到matlab对比测试： 2.算法运行软件版本 vivado2019.2 …

【基于APB总线的DES实现】

基于APB总线的DES实现本文内容摘要APB介绍仿真结果整体仿真写入数据DES加密部分DES加密读出密文整体代码本文内容摘要本文是设计一个可兼容APB总线的DES加密协处理器，用来将DES加密模块与APB总线进行对接，使总线发送来的数据可以正常写入并进行加密后…

「HDLBits题解」Build a circuit from a simulation waveform

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Sim/circuit1 - HDLBits module top_module (input a,input b,output q );//assign q a & b ; // Fix meendmodule题目链接&a…

「Verilog学习笔记」求两个数的差值

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns module data_minus(input clk,input rst_n,input [7:0]a,input [7:0]b,output reg [8:0]c );always (posedge clk or negedge rst_n) begin if (~rst_…

二分频电路Verilog设计

2分频电路设计 timescale 1ns/10ps module div_2(clk,rst,out); input clk,rst; output out;reg q; always(posedge clk or negedge rst)if(!rst)q<1b0;elseq<~q; assign outq; endmodule 测试程序： module div_2_tb(); reg clk,rst; wire out; div_2 wt (…

Golang-如何优雅的关闭channel？

如何优雅的关闭channel？ channel关闭原则 "如何优雅的关闭channel？"，这种问题经常在面试题中出现，究其原因，是因为channel创建容易，但是关闭"不易"，原因有以下三点&#xf…

quartus15+modelsim使用关键步骤笔记

参考视频：零基础轻松学习FPGA，小梅哥FPGA设计思想与验证方法视频教程_哔哩哔哩_bilibili 1、新建工程 2、编译检查 3、运行仿真先添加好路径再改一下设置再运行仿真 ，记得顶层模块要置顶 4、RTL电路综合 5、状态图查看

「Verilog学习笔记」根据状态转移写状态机-三段式

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网状态机可以分为Moore状态机和Mealy状态机。 Moore状态机：输出只由当前状态决定Mealy状态机：输出由当前状态和当前的输入共同决定。三段式状态机是指…

Verilog基础：时序调度中的竞争（二）

相关阅读 Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm1001.2014.3001.5482 作为一个硬件描述语言，Verilog HDL常常需要使用语句描述并行执行的电路，但其实在仿真器的底层，这些并行执行的语句是有先后顺序…

讲的很好的D触发器

迄今为止讲的最好的D触发器转载自www.runoob.com https://www.runoob.com/w3cnote/verilog2-gate-delay.html D 触发器下面从门级建模的角度，对 D 触发器进行设计。 SR 触发器 SR 触发器结构图及真值表如下所示。 1、当 S 为低电平，G1 输出端 Q 为…

《Clock Domain Crossing》翻译与理解（5）多信号跨时钟域传输

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍多信号跨时钟域传输。目录多信号跨时钟域传输多比特 CDC策略多比特信号…

《Clock Domain Crossing》翻译与理解（4）快时钟到慢时钟数据传输

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍快满时钟数据传输问题。慢时钟到快时钟慢时钟数据传递到快时钟域时&#x…

《Clock Domain Crossing》翻译与理解（2）打两拍

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文将介绍打两拍同步器。同步器 “同步器是一种对异步信号进行采样…

10进制计数器Verilog编程

计数器不仅能用于对时钟脉冲计数，还可以用于分频，定时，产生节拍脉冲序列以及进行数字运算等，分为同步计数器和异步计数器，在同步计数器中，当时钟脉冲的输入时，触发器的翻转是同时发生的。而在异…

【SpinalHDL】1. Getting Started

1. Getting Started 1.1 SpinalHDL开发环境的搭建开发环境的搭建参考SpinalHDL 开发环境搭建一步到位（图文版） - 极术社区 - 连接开发者与智能计算生态就可以了，so detail. 重点在于sbt切换为国内源，可以参考如下链接Windows上…

1.1 Verilog 教程

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。 Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是…

用verilog实现串行信号转8bit并行信号

串行信号转并行信号即为解串器（deserialize）。输入信号有时钟信号clk，复位信号rst和串行数据输入信号din。输出信号为8bit并行信号dout。每经过8个时钟周期，便把收到的8个串行信号合成并行信号并输出，等下8个时钟…

异步FIFO设计的仿真与综合技术（6）

概述本文主体翻译自C. E. Cummings and S. Design, “Simulation and Synthesis Techniques for Asynchronous FIFO Design 一文，添加了笔者的个人理解与注释，文中蓝色部分为笔者注或意译。前文链接： 异步FIFO设计的仿真与综合技术&#xf…

数字逻辑：第一次实验记录

修改pin文件，告诉电脑接口和程序里面的变量名是什么关系修改源文件，注意case最后有endcase,always后面要有begin和end，数字要写成3b111这样，if语句不要用大括号。

FPGA纯verilog实现8路视频拼接显示，提供工程源码和技术支持

目录 1、前言版本更新说明免责声明 2、我已有的FPGA视频拼接叠加融合方案3、设计思路框架视频源选择OV5640摄像头配置及采集静态彩条视频拼接算法图像缓存视频输出 4、vivado工程详解5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项 6、上板调试验证并演示…

「Verilog学习笔记」优先编码器Ⅰ

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析分析编码器的功能表： 当使能El1时，编码器工作：而当E10时，禁止编码器工作，此时不论8个输入端为何种状态&…

Circuits--Sequential Logic --Counters--Countslow

网址：https://hdlbits.01xz.net/wiki/Countslow module top_module (input clk,input slowena,input reset,output [3:0] q);always(posedge clk)beginif(reset 1b1)q 4d0;else if(q 4d9 && slowena 1b1)q 4d0;else if(slowena 1b0)q q;elseq q 4…

Verilog Language--Vector--Vectorgates

网址：https://hdlbits.01xz.net/wiki/Vectorgates module top_module( input [2:0] a,input [2:0] b,output [2:0] out_or_bitwise,output out_or_logical,

跨时钟域异步FIFO设计verilog（二）异步FIFO设计

三、设计要点解析 1、读空信号如何产生？写满信号如何产生？ 读空信号：复位的时候，读指针和写指针相等，读空信号有效（这里所说的指针其实就是读地址、写地址） 当读指针赶上写指针的时候&#xff…

两种状态机

状态机分为moore型和mealy型两种。差别在于前者的输出单纯由寄存的状态决定，后者的输出由输入和状态输出同时决定。 1.Moore 型 outputf(state)nextstatef(input,state)图片截取网络 2.Mealy 型 outputf(input,state)nextstatef(input,state)3.Synopsys推荐的RTL规…

Verilog 入门（四）（门电平模型化）

文章目录内置基本门多输入门简单示例内置基本门 Verilog HDL 中提供下列内置基本门： 多输入门 and，nand，or，nor，xor，xnor 多输出门 buf，not 三态门上拉、下拉电阻MOS 开关双向开关门级逻辑…

FPGA实现HDMI转LVDS视频输出，纯verilog代码驱动，提供4套工程源码和技术支持

目录 1、前言免责声明 2、目前我这里已有的图像处理方案3、本 LVDS 方案的特点4、详细设计方案设计原理框图视频源选择静态彩条IT6802解码芯片配置及采集ADV7611解码芯片配置及采集silicon9011解码芯片配置及采集纯verilog的HDMI 解码模块奇偶场分离并串转换LVDS驱动 5、vivado…

「Verilog学习笔记」状态机-非重叠的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网根据题意定义一个五位的中间变量lock 每次始终上升沿来临时判断当前寄存器的低四位新数据是否等于10111 如果等于则下一时刻lock应被清空否则lock等于当前的lock的低四…

Verilog基础：时序调度中的竞争（一）

相关阅读 Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm1001.2014.3001.5482 作为一个硬件描述语言，Verilog HDL常常需要使用语句描述并行执行的电路，但其实在仿真器的底层，这些并行执行的语句是有先后顺序…

Verilog语法速成3

「Verilog学习笔记」序列检测器（Moore型）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule det_moore(input clk ,input rst_n ,input din ,output reg Y ); parameter S0 …

【Verilog】CRC校验码生成器原理及verilog实现

目录一、CRC的基本原理二、CRC生成步骤 2.1举个栗子三、Verilog实现四、参考资料 4.1 CRC在线计算器一、CRC的基本原理 CRC ：Cyclic Redundancy Check循环冗余校验码将被处理的报文比特序列当做一个二进制多项式A(x)的系数，任意一个由二进制…

【Verilog】一文了解verilog基础语法

Verilog很简单，always..if..else走天下。 ——鲁迅目录前言一、Verilog HDL简介二、Verilog模型三、Verilog模块四、Verilog数据类型 4.1常量 4.2参数型 4.3变量 4.3.1 wire型 4.3.2 reg型 4.3.3 memory型五、运算符六、赋值语句和块语句 6.…

verilog手撕代码7——固定优先级仲裁器和轮询仲裁器

文章目录前言一、固定优先级仲裁器/Fixed Priority Arbiter1、case/if语句实现2、for循环语句实现参数化结构二、轮询仲裁器/Round Robin Arbiter1、case语句实现2、for循环实现前言 2023.5.16 天气炎热最近实验推进一大步一、固定优先级仲裁器/Fixed Priority Arbiter …

Vivado综合属性系列之六 MAX_FANOUT

目录一、前言二、MAX_FANOUT 2.1 工程代码 2.2 工程结果一、前言在时序违例的工程中，有一个很常见的原因：高扇出，此时就需要降低信号的扇出，可通过属性MAX_FANOUT来控制信号的扇出值&#xff…

【HISI IC萌新虚拟项目】Package Process Unit模块整体方案·PART2

4.系统功能和主要技术指标论证 4.1芯片总体结构图芯片总体结构框图如图2所示。图 2 packet_process_unit 芯片结构框图芯片内部主要电路包括 cpu_if 接口电路、sram 检测电路 test_core 以及 spt 包转发接口电路。以下对主要部分分别进行简要介绍： 1.cpu_if 接口电路该…

如何编写简单的testbench和运行仿真（三）——modelsim的一些操作技巧

这里写出的某些技巧或许不值一提。欢迎大家把自己知道的有用技巧分享在评论区，我会更新进本文，另外我也会把自己以后想到的一些技巧更新进来，故本文会不定期更新。 1、Modelsim显示信号名的简称默认情况下modelsim的wave窗口会以全名显示信…

Verilog实现IIC协议读写EEPROM

在FPGA设计中，IIC协议是一个十分常见的协议，因为几乎所有的EEPROM都是用这个协议进行读写的，此外，一些特殊场合，也会用到此协议。这里我首先给出IIC协议的中文标准文档的下载链接（不要积分）&…

初学Verilog语言基础笔记整理（实例点灯代码分析）持续更新~

实例：点灯学习一、Verilog语法学习 1. 参考文章刚接触Verilog，作为一个硬件小白，只能尝试着去理解，文章未完…持续更新。参考博客文章： Verilog语言入门学习（1）Verilog语法【Verilog】一文…

Exams/2012 q1g

module top_module (input [4:1] x,output f ); assign f ~x[2]&~x[4] | ~x[1]&x[3] | x[2] & x[3] & x[4]; endmodule

FPGA开发基本流程详解

FPGA是一种可编程逻辑器件，与传统的硬连线电路不同，它具有高度的可编程性和灵活性。FPGA的设计方法包括硬件设计和软件设计两部分，硬件设计包括FPGA芯片电路、存储器、输入输出接口电路等等，软件设计则是HDL程序开发，以…

Vivado下阻塞赋值和非阻塞赋值的对比

Verilog 基础知识中已经介绍过了阻塞赋值和非阻塞赋值的区别，下面通过一个在Vivado中的简单例子来直观的反映两者的不同。首先给出设计源代码如下。 module block(a,b,c,clk,x);input x;input clk;output reg a,b,c;always(posedge clk) begina x; //阻塞赋值…

Verilog笔记之booth乘法器

以3*7为例，首先写出乘数和被乘数的二进制表达式，分别为0011，0111； 其中，3是被乘数，7是乘数，将乘数的补码形式表示出来，为：1001 booth乘法器步骤： 1、初始化…

Vivado下时序逻辑模块的仿真

文章目录 D触发器两级D触发器带异步复位的D触发器带异步复位和同步置数的D触发器移位寄存器单口RAM伪双口RAM真双口RAM单口ROM 组合逻辑电路在逻辑功能上特点是任意时刻的输出仅仅取决于当前时刻的输入，与电路原来的状态无关。时序逻辑在逻辑功能上的特点是任意时刻…

Verilog基础之四、乘法器实现

目录一、前言二、代码实现 2.1 工程代码 2.2 综合结果 2.3 仿真结果三、参考一、前言本文介绍verilog实现乘法器，乘法的实现本质可以通过移位和加法实现，乘法的实现无需时序控制，用组合逻辑电路实现即可，因此即可用alw…

蜂鸣器电子琴 Verilog

蜂鸣器电子琴 module beep (CLK_50M,RST_N,KEY,BEEP );input CLK_50M; input RST_N; input [7:0] KEY;output BEEP;//内部接口申明reg [19:0] time_cnt; reg [19:0] time_cnt_n; reg [15:0] freq; reg beep_reg; reg beep_reg_n;always(posedge CLK_50M or neged…

VPI step by step(1)

本文主要参考”The Verilog PLI Handbook(Second Edition)”, 权当读书笔记。主要针对VCS flow, 也许会穿插其他两大家工具的flow. 说在最前面到今天为止，SV对C/Cpp的主要接口支持大多改用DPI, 也推荐使用DPI。或者直接使用UVM自带现成的DPI lib, 已经可以满足不少…

数码管动态扫描Verilog

数码管进阶动态扫描 module SEG (CLK_50M,RST_N,SEG_DATA,SEG_EN ); input CLK_50M; input RST_N;output reg [5:0] SEG_EN; output reg [7:0] SEG_DATA;reg [15:0] time_cnt; reg [15:0] time_cnt_n;reg [2:0] led_cnt; reg [2:0] led_cnt_n;parameter SET_T…

基于FPGA的交通灯设计

简易交通灯系统的设计与实现最近期末了，听说很多人都在为数电大作业着急，分享一个自己做的交通灯，详细过程可以私聊我，也可以为你的设计出谋划策。其实课程之所以有这样一个要求，主要是想让大家能学以致用&#xff0…

「Verilog学习笔记」四选一多路器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析通过波形示意图我们可以发现，当sel为0，1，2时，输出mux_out分别为d3，d2，d1，那么sel3…

用vhdl写testbench文件的简单方法

Vhdl -- 写Testbench 1 六进制计数器的代码 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cnt6 is port (clr,en,clk :in std_logic; q :out std_logic_vector(2 downto 0) ); en…

「Verilog学习笔记」占空比50%的奇数分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网根据题意7分频，实际上是第一次电平变化经历了4个上升沿3个下降沿，第二次电平变化是4个下降沿3个上升沿，所以用两个计数器就行了。分别对…

基于FPGA的 TMDS 编码及 HDMI 显示

目录引言 TMDS 编码原理简介 TMDS编码实现 HDMI差分数据串行实现方法源码 HDMI显示方法思路实现工程结构源代码分享板级调试视频引言最近在开发板上倒腾了一下 TMDS 视频编码的原理以及实现。特在此做一个记录。文附全部设计源码、MATLAB源码&#xf…

同步FIFO的verilog实现（2）——高位扩展法

一、前言在之前的文章中，我们介绍了同步FIFO的verilog的一种实现方法：计数法。其核心在于：在同步FIFO中，我们可以很容易的使用计数来判断FIFO中还剩下多少可读的数据，从而可以判断空、满。关于计数法实现同步FIFO的详…

Verilog基础：仿真时x信号的产生和x信号对于各运算符的特性

相关阅读 Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm1001.2014.3001.5482 信号爆x也许是所有IC人的噩梦，满屏的红色波形常让人头疼不已，但x信号的产生原因却常常只有几种，只要遵循一定的代码规范&#…

HDLbits-Circuits(电路)-Combination Logic(组合逻辑)

目录 Arithmetic Circuits（算数电路） 1.Bcdadd4 Karnaugh Map to circuit（卡诺图到电路） 1.Kmap1 2.Kmap2 3.Kmap3 4.Kmap4 5.Exams/ece241 2013 q2 6.Exams/m2014 q3 7.Exams/m2012 q1g 8.Exams/ece241 2014 q3 Arithme…

FPGA纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持

目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、verilog读写Flash驱动设计5、verilog读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、vivado工程介绍9、上板调试验证并演示10、福利：工程源码获取1、N25Q128A芯片解读 N25Q128A的…

三人表决器Verilog

实战篇三人表决器外设 LED 功能概述设计说明 module LED (LED0,LED1,LED2,LED3,LED4,LED5,LED6,LED7 );output LED0,LED1,LED2,LED3,LED4,LED5,LED6,LED7;assign LED01b1; assign LED11b0; assign LED21b0; assign LED31b0; assign LED41b1; assign LED51b0; assign LED…

IP-ROM

IP-ROM 概述只读存储器配置应用 verilog_to_ROM.v module Verilog_to_ROM (CLK_50M,RST_N,readdate,address );input CLK_50M; input RST_N; input [4:0] address; output[7:0] readdate; memory memory_inst (.address ( address ),.clock ( CLK_50M ),.q ( readdate ));…

FPGA纯verilog代码实现图像对数变换，提供工程源码和技术支持

目录1、图像对数变换理论2、log系数的matlab生成3、FPGA实现图像对数变换4、vivado与matlab联合仿真5、vivado工程介绍6、上板调试验证并演示7、福利：工程代码的获取1、图像对数变换理论对数变换可以将图像的低灰度值部分扩展，显示出低灰度部分更多的细…

$Verilog中的条件语句\多路分支语句\循环语句$

Verilog中的条件语句\多路分支语句\循环语句

Verilog中的条件语句\多分支语句\循环语句文章目录 Verilog中的条件语句\多分支语句\循环语句一、背景二、if-else2.1 标准结构2.2 例子三、case-endcase3.1 标准结构3.2 例子3.2.1 三路选择器的case部分，如下：3.2.2 casez的四路选择器，如下…

HDLBits-Verilog学习记录 | Verilog Language-Basics（1）

文章目录 3.Simple wire4.Four wires5.inverter | Notgate6. And gate7.Nor gate8.Xnorgate 3.Simple wire problem:Create a module with one input and one output that behaves like a wire. module top_module( input in, output out );assign out in;endmodule4.Four w…

【FPGA】FPGA实现IIC协议读写EEPROM（三） ----- 汇总篇

IIC协议读写EEPROM一、功能分析/模块划分二、状态转移图1、EEPROM读写控制状态转移图2、IIC接口驱动状态转移图三、工程代码实现1、顶层模块2、EEPROM读写控制模块3、IIC接口驱动模块4、参数配置5、其他模块四、仿真测试五、上板验证写在前面 FPGA实现IIC协议读写EEPROM相关文章…

HDLBits练习答案（持续更新）

HDLBits练习答案1.Getting Started2. Verilog Language2.3 Modules:Hierarchy2.3.5 Modules and vertors2.3.6 Adder 12.3.7 Adder 22.3.8 Carry-select adder2.3.9 Adder-subrtactor2.4 Procedures2.4.1 Always block12.4.2 Always block22.4.4 If statement2.4.5 If statemen…

深入浅出学Verilog--基础语法

1、简介 Verilog的语法和C语言非常类似，相对来说还是非常好学的。和C语言一样，Verilog语句也是由一连串的令牌（Token）组成。1个令牌必须由1个或1个以上的字符（character）组成，令牌可以是&#x…

【Verilog 教程】5.1Verilog 模块与端口

关键词：模块，端口，双向端口，PAD 结构建模方式有 3 类描述语句： Gate（门级）例化语句，UDP (用户定义原语)例化语句和 module (模块) 例化语句。本次主要讲述使用最多的模块级例化语句。…

FPGA开发软件（vivado + modelsim）环境搭建（附详细步骤）

本文详细介绍了vivado软件和modelsim软件的安装，以及vivado中配置modelsim仿真设置，每一步都加文字说明和图片。一、软件安装包下载1、vivado vivado版本很多，目前最新的已更新到vivado2022.2，版本越高，安装包越大&…

【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的示例：表决器（三人表决器）。功能特性： 采用 Xilinx Artix-7 XC7A35T芯片配置方式：USB-JTAG/SPI Flash 高达100MHz 的内部…

verilog常用系统任务和函数

在FPGA开发中编写仿真测试激励文件（testbench），经常会用到verilog的系统函数，使用系统函数非常方便，本文总结了常用的系统函数，并提供了说明和使用示例。一、文件操作1、打开文件$fopen和关闭文件$fclosein…

【Verilog】不用IP，你能写出异步FIFO的verilog代码吗？

前集回顾： 【Verilog】同步FIFO原理及verilog实现目录一、方案设计二、Verilog代码： 三、仿真一、方案设计异步FIFO使用完全独立的读写时钟，empty由读时钟产生，full由写时钟产生，两者关系完全异步，…

Quartus Ⅱ中遇到的问题

记录Quartus中遇到的报错一、Failed to launch MegaWizard Plug-In Manager 报错：Failed to launch MegaWizard Plug-In Manager. PLL IntelFPGA IP v18.1 could not be found in the specified librarypaths. 原因：编译后无法再打开IP核查看了&…

基于FPGA的 SPI通信设计（1）

引言低速通信目前搞过 UART串口通信、IIC通信。其实 SPI 也算是中低速（有时也可以用作高速通信）串行通信的范畴，但是一直还没真正实现过，所以此系列就 SPI的协议以及FPGA设计作几篇博客记录。欢迎订阅关注~ SPI 标准协议 x1模式…

24位数据转128位

实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号…

数据累加输出---verilog

文章目录介绍思路分析代码实现介绍本题目来源为牛客网中在线编程>verilog模块，要求实现串行输入数据累加输出，输入端输入8bit数据，每当模块接收到4个输入数据后，输出端输出4个接收到数据的累加结果。输入端和输出端与上下游的…

【牛客网】Verilog快速入门-基础语法（1）

⭐作者： 桐桐花❀ ⭐个人主页：桐桐花的博客_CSDN博客-python,Verilog,数字IC领域博主 ⭐系列专栏：Verilog刷题_桐桐花的博客-CSDN博客 ⭐推荐刷题神器：牛客网 - Verilog刷题模块 Verilog快速入门-基础语法篇（1&a…

同步fifo设计

文章目录FIFO介绍：判断空满代码仿真波形FIFO介绍： FIFO表示先进先出的意思。是基于RAM的存储模块，一般多是用于缓冲数据。以代码中声明端口为例，对于一个FIFO来讲，通常具有时钟信号clk，复位信号rst&#xf…

verilog实现序列检测（状态机和移位寄存器实现）

前言用Verilog描述一个可综合的序列检测器用于检测输入数据码流中的特定序列。本文介绍了使用状态机来直接描述和采用移位寄存器的方式进行检测的两种方法。同时，也给出了tb文件和仿真波形图。状态机方法本文实现了对序列“1010”的检测，第一种方法…

数字ic设计——AMBA总线（2）AHB

典型的AMBA系统： 一个以 AMBA 架构的 SOC，一般来说包含了 AHB（high-performance 的 system bus ）： 负责连接例如 ARM 之类的 embedded processor 与 DMA controller，on-chip memory 和其他 interface&…

数字ic设计——SPI

SPI总线概念 SPI ( Serial Peripheral Interface，串行外围设备接口）是一种同步、全双工、主从式，高速接口（UART是异步）。来自主机或从机的数据在时钟上升沿或下降沿同步。主机和从机可以同时传输数据。串行外设接…

【28】Verilog进阶 - RAM的实现

VL53 单端口RAM 1 思路简简单单，读取存储器单元值操作即可 2 功能猜想版说明：下面注释就是我对模块端口信号自己猜测的理解。因为题目并没有说清楚，甚至连参考波形都没有给出。唉，这就完全是让人猜测呢，如果一点学术背景的人来刷题，指定不容易！！好在，我有较为…

数字ic设计——UART

UART定义 UART 的全称是通用异步收发器（Universal Asynchronous Receiver/Transmitter），是实现设备之间低速数据通信的标准协议。是一种通用的串行、异步通信总线。该总线有两条数据线，可以实现全双工的发送和接收在嵌入式系统中…

《计算机组成与CPU设计实验》5有限状态机的Verilog HDL描述（Finite State Machine，FSM）

多数控制逻辑都可以用有限状态机描述状态机状态机是组合逻辑和时序逻辑的特殊组合时序逻辑用于存储状态组合逻辑用于产生次态和产生输出状态的数量是有限的，故称为有限状态机（Finite State Machine，简称为FSM） 状态机分类 …

Verilog入门教程与实例分享

本文目录前言一、Verilog入门教程1.基础语法2.数值表示3.数据类型4.表达式5.编译指令6.过程结构7.过程赋值8.语句块9.连续赋值语句10.延时语句11.时序控制12.条件语句13.多路分支语句14.循环语句15.过程连续赋值16.数值转换二、Verilog实例分享1.计算数据位数2.多次判断3.循环计…

用verilog实现去抖动电路（状态机实现）

题目：用Verilog实现按键抖动消除电路，抖动小于20ms，输入时钟10MHz。按键在按下的时候会有抖动特点，如果不加以处理，可能会被识别为多次按下，所以要设计去抖动电路。去抖动电路的核心思想就是通过计数器…

用verilog实现异步复位、同步释放电路

相关重要概念：建立时间，保持时间；同步时序，异步时序；亚稳态； 时序电路里面需要复位，异步复位相比于同步复位最大的优点就是可以节约资源。但是异步复位在上升沿时如果同时遇到时钟的上升沿&a…

用verilog实现加法器

用verilog实现加法器加法器是组合逻辑电路中的常见器件，了解其结构很有必要。解决加法问题的根本是解决进位问题，解决进位问题的根本是理解加法竖式。比如计算二进制加法 1001（reg[3:0] in1） 1101（reg[3:0] in2&am…

通过状态机实现序列检测

如何实现对某一序列的检测？当序列中出现‘1101’时，输出‘1’，其余情况输出‘0’。通过有限状态机可以实现此功能。 FSM（finite-state machine）是有限状态机，是指状态数为有限个的状态机。本题目中的待…

Verilog中$timeformat的用法

Verilog中$timeformat的用法更新历史 20200807： 首次发布语法 $timeformat的语法如下： $timeformat(units_number, precision_number, suffix_string, minimum_field_wdith);其中： units_number 是 0 到-15 之间的整数值，表示…

【Verilog】状态机嵌套实现层次结构化设计

目的： 1.运用主状态机与子状态机产生层次化的逻辑设计； 2.在结构化设计中灵活使用任务（task）结构。我们都知道如何使用状态机。实际上，单个有限状态机控制整个逻辑电路的运转在实际设计中是不多见，往往是…

【Verilog】同步FIFO原理及verilog实现（参数化）

旨在学习理解，项目中还是用成熟IP靠谱~ 目录一、FIFO原理二、同步FIFO设计 2.1 位宽和深度 2.2 空、满标志 2.3 FIFO计数 2.4 ram模型 2.5 读/写操作三、verilog代码四、仿真验证后记一、FIFO原理 FIFO( First Input First Output)是…

【Verilog】常见bug之for循环

Debug系列文章，想起哪个坑就把它埋了~ 本文分享一个for循环的坑，见过了就别再踩了在Verilog中，我们一般使用for语句进行循环操作。假设场景： 某项目中，前面代码用到了一个二维数组array[3:0][2:0],如果array[i] 3…

「Verilog学习笔记」非整数倍数据位宽转换8to12

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网要实现8bit数据至12bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。8bit数据至12bit数据，相当于1.5个输入数据拼接成一个输出数据&#…

【Verilog】随机数产生电路

1、伪随机序列如果一个序列，一方面它是可以预先确定的，并且是可以重复地生产和复制的；一方面它又具有某种随机序列的随机特性（即统计特性），我们便称这种序列为伪随机序列。伪随机序列又称为伪随机码&…

Verilog Tutorial（7）If语句和Case语句

写在前面在自己准备写verilog教程之前，参考了许多资料----FPGA Tutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：h…

【Verilog】通过任务(task)完成3个8bit数据的冒泡排序

题目： 设计一个模块，通过任务完成3个8位2进制输入数据的冒泡排序。要求：时钟触发任务的执行，每个时钟周期完成一次数据交换的操作。 Verilog代码： module sort(input sys_clk,input sys_rst,input [7:0] a,in…

Verilog常用的系统函数和任务（不定期更新）

我们在开发FPGA的过程中，特别是编写testbench时，经常会用到Verilog的系统函数，在查看Xilinx官方testbench或者大神写的testbench时，也会看到各种各样的系统函数，系统函数的特点就是前面带有$符号。灵活使用系统函数可以…

轻量化Verilog开发环境搭建

轻量化Verilog学习环境搭建本文记录基于vscode、iverilog搭建轻量化Verilog学习环境的方法。 ref: VSCode Verilog工具链、linux下搭建轻量易用的verilog仿真环境环境搭建 （1）安装iverilog，这是一个轻量化的开源verilog编译器&#xff0…

【牛客】VL65 状态机与时钟分频

描述题目描述： 使用状态机实现时钟分频，要求对时钟进行四分频，占空比为0.25 信号示意图： clk为时钟 rst为低电平复位 clk_out 信号输出 Ps 本题题解是按照1000的状态转移进行的，不按照此状态进行，编译器…

SOC设计：关于reset的细节

有如下几个信号 1、时钟：clk_top 2、总的reset信号：rstn_top 3、scan的reset信号：scan_rstn 4、软件复位信号：rstn_soft_sub 5、scan模式信号：scan_mode 6、reset bypass 信号：scan_rstn_sel 功能&a…

UART接口的FPGA实现（二）——UART接口的Verilog代码实现以及仿真测试

废话不多说，先上源代码链接和testbench的链接，推荐使用UE查看源代码，UE中的VHDL语法、Verilog语法和SystemVerilog语法高亮文件的下载链接在这里。上篇的最后给出了本篇所附代码的uart通信模型的工作过程。本篇的主要内容在源代码里&#xff…

如何编写简单的testbench和运行仿真（二）——简单的testbench和仿真脚本

废话不多说，先上本文中所使用的testbench和仿真脚本的源代码链接。我们可以在我们的工程目录下建立一个src文件夹，用于存放待测设计的所有代码，另外再建立一个sim文件夹，用于存放testbench和仿真脚本。一、简单的testbench的编写…

如何编写简单的testbench和运行仿真（一）——modelsim的命令

作为FPGA工程师，编写testbench是我们必须要学会的技能，一个成熟的testbench要包含验证方法学的理论和相关技术，这里只介绍最最简单的testbench，也就是通常说的把代码“跑起来”，成熟的testbench留在我后面写的UVM方法学…

计算机组成原理——单周期CPU

单周期CPU项目代码实验原理MIPS指令rom.coe文件代码顶层模块SingleCycleCPUdisplay外围模块PCinstructionMemoryAlu模块DataMemoryControlUnit旧的xdc功能仿真tb上板验证思考项目代码 vivado版本为2022.2 链接: CSDN资源：https://download.csdn.net/download/m0_46…

System Verilog-数据类型

System Verilog数据类型分为两大类，一类是变量（variable），一类是网线（net）。这两种类型在赋值和存储值上有所区别 net一般只用于assign连续赋值，部分net类型可以有多个驱动（driver&…

【IC萌新虚拟项目】spt_core模块基于dc的综合环境搭建与面积时序优化

关于整个虚拟项目，请参考：【IC萌新虚拟项目】Package Process Unit项目全流程目录_尼德兰的喵的博客-CSDN博客前言当验证的同学正在疯狂写测试点，补充测试用例各种找茬找bug时候，设计的同学也要进入到跑综合修时序优化面积的阶段了。还是老样子，关于芯片综合的知识就…

verilog学习笔记1——verilog延时语句

文章目录前言一、延时语句分类1、阻塞赋值左侧延时2、阻塞赋值右侧延时3、非阻塞赋值左侧延时4、非阻塞赋值右侧延时二、比较及举例说明1、阻塞右侧延时和非阻塞右侧延时的区别2、举例前言 2023.8.10 一、延时语句分类 1、阻塞赋值左侧延时在10ns后，把10ns时…

[HDLBits] Exams/2012 q1g

Consider the function f shown in the Karnaugh map below. Implement this function. (The original exam question asked for simplified SOP and POS forms of the function.) //

【芯片前端】auto_testbench的大版本升级——加入简单预期与自动比对

前言前文提要： 【芯片前端】一键生成简易版本定向RTL验证环境的脚本——auto_verification_rtl脚本_尼德兰的喵的博客-CSDN博客【芯片前端】可能是定向验证的巅峰之作——auto_testbench_autotestbench_尼德兰的喵的博客-CSDN博客工具路径： auto…

帧结构的串行数据接收器——Verilog实现

用Verilog 实现一个帧结构的串行数据接收器； 串行数据输入为：NRZ数据加位时钟（BCL）格式，高位在前帧结构为：8位构成一个字，64字构成一个帧。每帧的第一个字为同步字。同步字图案存储在可由CPU读…

FPGA | Verilog仿真VHDL文件

当VHDL模块中有Generic块时，应该怎么例化？ VHDL模块代码 entity GenericExample isgeneric (DATA_WIDTH : positive : 8; -- 泛型参数：数据宽度ENABLE_FEATURE : boolean : true -- 泛型参数：是否启用特定功能);Port ( clk : …

基于FPGA的图像累积直方图verilog实现,包含tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 Vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Design Name: // …

Verilog与VHDL代码转换工具X-HDL的安装、使用教程（详细）以及报错：Translation error的解决办法

一、安装 1、获取安装包： 链接：https://pan.baidu.com/s/12CuBeF2NNCnjLpAn6hpL6A 提取码：zwfz 2、解压压缩包，运行X-HDL-4.2.1-Setup.exe。 （1）弹出以下对话框，根据使用语言选择（没…

questasim的傻瓜式安装与仿真教程

一、安装 1、下载软件链接：https://pan.baidu.com/s/1S05AnO_w-wy6RsAj_kdUXg 提取码：p2nt 2、根据电脑类型是32位还是64位，解压不同安装包。解压得： 2、运行.exe文件，出现： 问题及解决办法&#xff…

Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the

一、问题描述在学习Verilog的过程中，使用Verilog进行状态机设计，验证书中的代码时，出现以下错误。 //FSM.v 代码 module FSM(clk,clr,out,start,step2,step3); input clk,clr,start,step2,step3; output[2:0] out;reg[2:0] out; reg[1:0] s…

资深IC工程师的快速学习指南《Verilog语言知识学习快速基础学习》

Verilog语言是一种硬件描述语言（HDL），广泛用于数字集成电路（IC）设计和硬件描述。对于IC行业的初学者来说，掌握Verilog语言是非常重要的，因为它是设计和仿真IC电路的基础。之前也分享过很多Veril…

Verilog入门设计（三）——组合电路和逻辑电路的仿真

数字电路仿真一、测试平台（Test Bench）1、测试程序一般结构2、激励信号产生方式举例2.1 initial语句产生激励信号2.2 always语句产生激励信号二、组合电路的仿真1、8位乘法器的仿真2、8位加法器的仿真3、2选1数据选择器的仿真三、时序电路的仿真8位计数器…

【Verilog】testbench仿真对文本数据的读取和写入

在需要进行数据对比的情况下，使用仿真波形来对比查看是比较费劲的，可以将仿真数据写入文本，然后使用文本比较软件（如beyond compare）来进行数据对比验证。这里介绍一种方式。实验内容：从文件1&#xff08…

移动FPGA使用Verilog图像处理verilator模拟和ice40执行

概述在verilog中实现简单的图像处理操作。该项目围绕一个中央图像处理模块 image_processing.v 展开，该模块可以包含在使用 verilator 的模拟环境中，也可以包含在 ice40 Ultraplus fpga 的 top.v 中。因为它针对的是低端 fpga 设备（无论…

Vivado下组合逻辑模块的仿真

文章目录与门或门非门异或门同或门比较器半加器全加器乘法器数据选择器3-8 译码器三态门组合逻辑电路的特点是任意时刻的输出仅仅取决于输入信号，输入信号变化，输出立即变化，其变化不依赖于时钟。本文中的例子中模块名都是gate&#xff0c…

7Z010 引脚功能详解

本文针对7Z010芯片，详细讲解硬件设计需要注意的技术点，可以作为设计和检查时候的参考文件。问了方便实用，按照Bank顺序排列，包含配置Bank、HR Bank、HP Bank、GTX Bank、供电引脚等。参考文档包括： ds187-XC7Z010-X…

7A50T 引脚功能详解

本文针对7A50T芯片，详细讲解硬件设计需要注意的技术点，可以作为设计和检查时候的参考文件。问了方便实用，按照Bank顺序排列，包含配置Bank、HR Bank、HP Bank、GTP Bank、供电引脚等。参考文档包括： ds181_Artix_7_D…

Verilog基础之七、译码器实现

目录一、前言二、工程实现 2.1 工程代码 2.2 仿真结果 2.3 参考一、前言译码器的实现为编码器的逆过程，以3-8译码器为例，真值表如下。二、工程实现实现同时使用for循环和case两种方式。 2.1 工程代码 module Decoder(in,out,out_case )…

【FPGA开发】Verilog 基础

写在前面：本章将对 Verilog 进行简要介绍，并对其基本特性进行讲解说明。之后，我们将按步骤演示如何使用 Vivado 创建简单项目。手动实践部分将根据我们提供的 .v 和 .tb 代码，跟着步骤跑出 Simulation 结果即可。 Ⅰ. Verilog 基础…

Verilog HDL 基础语法

一、逻辑值 0: 逻辑低电平，条件为假 1: 逻辑高电平，条件为真 z: 高阻态，无驱动 x: 未知逻辑电平二、实际例子 1. 模块名一般与文件名相同线网型变量会被映射成一条真实存在的物理连线。寄存器型变量会被映射成一个寄存器。 2. 参数 para…

不可不知的FPGA内部结构

本文主要介绍FPGA器件的内部结构，可以让我们掌握硬件描述语言和内部单元和连线的映射关系。其实无论是Xilinx，Altera，Lattice，还是国产 ，内部架构和开发软件都大同小异，一款用熟了，其它FPGA芯片…

使用Debussy加载设计项目

Debussy是NOVAS Software, Inc(思源科技)用来进行HDL Debug & Analysis的工具，这套软体主要不是用来跑模拟或看波形，它最强大的功能是：能够在HDL source code、schematic diagram、waveform、state bubble diagram之间，即时做…

Verilog学习笔记2——可综合设计

文章目录前言一、verilog可综合设计1、所有综合工具都支持2、所有综合工具都不支持3、可能支持4、建立可综合模型的原则前言 2023.4.7 一、verilog可综合设计 1、所有综合工具都支持 task、assign里面不包含时序或延迟always、assign、begin/end、generate、module、posedge…

ASIC-WORLD Verilog（6）运算符

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&…

FPGA设计中锁存器产生、避免与消除

FPGA设计中锁存器产生、避免与消除一、锁存器的产生1.1 组合逻辑中使用保持状态1.2 组合逻辑中的if-else语句或case语句未列出所有可能性1.3 小结二、锁存器的避免三、锁存器的消除3.1 情况一一、锁存器的产生锁存器的产生主要有以下两种情况：（1&…

Verilog基础之十二、分频器实现

目录一、前言二、工程设计 2.1 工程代码 2.2 测试文件代码 2.3 综合结果 2.4 仿真结果一、前言分频器即将高频率的信号转化为更低频率的信号，常用的分频可使用锁相环PLL来实现，也可自己编写RTL代码来实现。根据分频的系数N(假设信号频率为M&am…

Verilog 锁相环参数动态自动生成，Xilinx MMCM 和 PLL 动态配置频率

Vivado综合属性系列之五 USE_DSP

目录一、前言二、USE_DSP 2.1 工程代码 2.2 结果 2.3 参考资料一、前言对于逻辑运算，加、减、乘、除等可以使用逻辑资源LUT实现，也可以使用专用的运算资源DSP来实现。在一些计算量较大时，使用DSP可以节省许多逻辑资源，…

UART接口的FPGA实现（一）——UART接口的相关基础知识

UART系列文章先介绍UART的基础知识，然后自己动手写Verilog代码实现这个接口并进行测试，最后介绍Xilinx的AXI-uartlite IP核。本系列文章编写时参考了乔庐峰老师编写的VerilogHDL教材第15章和Xilinx官方文档pg142-axi-uartlite。一、UART简介 UART是FP…

【HISI IC萌新虚拟项目】test_core模块方案文档

该文档为test_core spec，仅为参考，如果在进行本系列虚拟项目的学习与实践，请自行完成本部分内容。 1.Introduction 用于对 SRAM 实现自动的可配置地址线、数据线故障检测。 1.CPU 控制 CPU 向芯片的工作模式选择寄存器写入0xXXXX_XX55后，芯片进入扫描工作模式，并启动…

【HISI IC萌新虚拟项目】spt_core模块方案文档

spt_core为实现包转发功能的模块，为spt模块的核心部分。spt还包含test_core和spt_core访问sram的分发功能。该文档仅为参考 spt_core模块概述 spt_core需要实现的功能如下： 1 、根据头域 (Header) 指示，开始一包的接收；2 、净荷内容进行字节序的转换，高位字节放低位，低位…

FPGA_学习_08_有限状态机

状态机是FPGA编程必学内容之一，因为状态机在项目用的特别多。那为什么状态机这么重要呢？ 在写这篇blog之前，搜到CSDN一位大佬的博客，有一句话令我醍醐灌顶： “FPGA不同于CPU的一点特点就是CPU是顺序执行的&#xff0c…

想学IC验证，但不知道要学学些什么，请问，IC验证从入行到精通语言学哪些东西，需要懂哪些知识点？

验证使用的语言五花八门，很难统计出到底有多少种语言曾经被用于验证，且验证这个词是从什么时候开始独立出现的也有待考证。验证是服务设计的，目前来说，有两种通用的设计语言：Verilog和VHDL。伴随着IC的发展&#xff…

检测序列11101000的帧头如何获取（附上源码）

教入门怎么获得你要检测序列的帧头，还是以我的上一篇文章为例。这里直接贴出源码以供大家参考学习。本篇为获取检测序列11101000的帧头 （1） 源码 module seq_rd(input clk,input rst_n,input data_in,output [7:0] out_data0,output [7:…

verilog中数组的部分选择

在HDLbits中看见如下一道题： 创建一个 4 位宽、256 对 1 的多路复用器。 256 个 4 位输入全部打包成一个 1024 位输入向量。 sel0 应该选择[3:0] 中的位，sel1 选择[7:4] 中的位，sel2 选择[11:8] 中的位等。解题代码如下： modul…

System Verilog-packed array以及unpacked array

如下声明： logic [7:0] data [255:0]维度在标识符前面的部分称为packed array，在标识符后面的部分称为unpacked array，一维的pakced array也称为vector。 packed array packed array只能由单bit数据类型（bit,logic,reg&#xf…

ASIC-WORLD Verilog（5）基础语法下篇

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&…

Verilog仿真文件中的阻塞和非阻塞赋值问题探讨

文章目录测试验证RTL代码一、时钟初始值为1’b11.1、时钟用“”赋值，输入信号用“<”赋值(correct)1.2、时钟和输入信号都用“<”赋值(error)1.3、时钟和输入信号都用“”赋值(error)1.4、时钟用“<”赋值，输入信号用“”赋值(error) 二、时钟…

SPI接口的FPGA实现（三）——Verilog代码实现SPI接口

上一篇文章我们介绍了DAC81416的配置过程，这一篇我们就用Verilog代码具体实现这个过程，这一篇的代码具有普遍性，以后所有DA/AD的配置代码都可以在本文所展示的代码上进行修改获得。这里先给出源代码链接和一个通用fifo（作为子模块…

FPGA输出lvds信号点亮液晶屏

1 概述该方案用于生成RGB信号，通过lvds接口驱动逻辑输出，点亮并驱动BP101WX-206液晶屏幕。参考：下面为参考文章，内容非常详细。Xilinx LVDS Output——原语调用_vivado原语_ShareWow丶的博客http://t.csdn.cn/Zy37p 2 功能描述 …

FPGA实现“乒乓操作”

一、“乒乓操作”概述 1、结构 “乒乓操作”是一种常用于数据流控制的处理技巧，可以实现无缝高速数据流缓存。首先“乒乓操作”这个名字本身就很吸引人，其结构一般是由数据选择器和数据缓冲器构成的，数据缓冲模块可以为任何存储模块&…

计算机组成原理——寄存器堆

MIPS有个32寄存器，每个寄存器32位由display编写可知input_sel控制输入情况 input_sel 00：读地址1，01：读地址2 10：写地址，11写数据读寄存器不需要时钟控制，但写寄存器需时钟控制。声明模块的时…

计算机组成原理——乘法器

目录multply.vdisplaytbxdcmultply.v module multiply( // 乘法器input clk, // 时钟input mult_begin, // 乘法开始信号input [63:0] mult_op1, // 乘法源操作数1input [31:0] mult_op2, // 乘法源操作数2output [63:0] product, …

IP核之PLL

I P核 IP-PLL 概述锁相环（phase Locked loop）提供了ALTPLL 配置应用瞎搞之乱写： 实现控制两个LED闪烁，分别为1S、2S module Verilog_to_PLL(CLK_50M,RST_N,LED1,LED2);input CLK_50M;input RST_N;output LED1;output LED2;w…

[HDLBits] Exams/m2014 q4g

Implement the following circuit: module top_module (input in1,input in2,input in3,output out);assign out (!(in1^in2))^in3; endmodule

半导体学习入门书籍推荐之《Verilog数字系统设计教程》

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。 Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是…

[FPGA IP系列] FPGA常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH）

本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。一、RAM RAM(Random Access Memory)是FPGA中最基本和常用的内部存储块，根据不同架构可以实现不同容量，最大可达几十Mb。 FPGA中的RAM主要包括: 分布式RAM：存在于逻辑块…

[静态时序分析简明教程(十)]组合电路路径set_max/min_delay

静态时序分析简明教程-组合电路路径一、写在前面1.1 快速导航链接二、组合电路路径2.1 SDC约束2.2 举例三、总结一、写在前面一个数字芯片工程师的核心竞争力是什么？不同的工程师可能给出不同的答复，有些人可能提到硬件描述语言，有些人…

VCS与Verdi联仿，简要万能工程模板，持续更新中...

VCS与Verdi联仿，简要工程模板，持续更新中… 文章目录 VCS与Verdi联仿，简要工程模板，持续更新中...背景编写工程模块使用工程模板仿真结果工程下载地址背景学习verilog，故用vcs来编译verilog，用verdi来查…

HDLBits-Verilog学习记录 | Getting Started

Getting Started problem: Build a circuit with no inputs and one output. That output should always drive 1 (or logic high). 答案不唯一，仅共参考： module top_module( output one );// Insert your code hereassign one 1;endmodule相关解释…

FPGA时序约束系列文章汇总

时序约束在FPGA开发中起着非常关键的作用。与时序约束相关的方面包括时钟分析、路径分析、布线和布局优化等。时序约束的正确性和准确性对于设计的成功是至关重要的，因为它们对电路的时序性能、功耗和资源利用率有着重要影响。有效的时序约束可以帮助设计人员充…

verilator——牛刀小试

verilator——牛刀小试安装verilator可见：https://blog.csdn.net/qq_40676869/article/details/132648522?spm1001.2014.3001.5501 正文开始编写一个异或的电路模块如下： top.v module top(input a,input b,output f );assign f a ^ b; endmodul…

【Verilog 教程】6.2Verilog任务

关键词：任务任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更像一个过程&a…

FPGA的斐波那契数列Fibonacci设计verilog，代码和视频

名称：斐波那契数列Fibonacci设计verilog 软件：Quartus 语言：Verilog 代码功能： 设计一个产生斐波那契数列（也叫黄金分割数列）的硬件电路: 斐波那契数列中每个数为其相邻前两个数的和:即FNFN1FN2,(数列…

Verilog零基础入门（边看边练与测试仿真）-时序逻辑-笔记（4-6讲）

文章目录第四讲第五讲第六讲第四讲 1、计数器代码： //计数器 timescale 1ns/10ps module counter(clk,res,y); input clk; input res; output[7:0] y;reg[7:0] y; wire[7:0] sum;//1运算的结果（1&#xff0…

Matlab Simulink支持system generator插件

文章目录前言一、System Generator 简介二、System Generator 特性三、System Generator 安装1、确定是否已安装 System Generator 工具2、vivado 卸载3、vivado 安装四、解决版本不兼容问题五、使用 System Generator 前言目前有在 Simulink 中开发完成后将其转换成 Veril…

牛客网Verilog刷题——VL39

牛客网Verilog刷题——VL39 题目答案题目设计一个自动贩售机，输入货币有两种，为0.5/1元，饮料价格是1.5/2.5元，要求进行找零，找零只会支付0.5元。 1、投入的货币会自动经过边沿检测并输出一个在时钟上升沿到1&#x…

CRC校验原理与FPGA实现（含推导过程）

CRC校验原理与FPGA实现（含推导过程） 写在前面一、CRC校验原理1.1 CRC校验基本概念1.2 CRC校验计算1.2.1 发送端CRC校验码计算1.2.1.1 CRC校验码计算方法1.2.1.2 CRC校验码计算例子 1.2.2 接收端CRC校验1.2.2.1 校验通过1.2.2.2 数据段出错1.2.2.3 CRC校验…

Verilog功能模块——同步FIFO

前言 FIFO功能模块分两篇文章，本篇为同步FIFO，另一篇为异步FIFO，传送门： Verilog功能模块——异步FIFO-CSDN博客同步FIFO实现起来是异步FIFO的简化版，所以，本博文不再介绍FIFO实现原理，感兴趣…

通用音乐播放器蜂鸣器AX301开发板verilog，视频/代码

名称：通用音乐播放器代码，蜂鸣器播放音乐软件：Quartus 语言：Verilog 代码说明：本代码为音乐播放器通用代码，只需修改管脚即可适配其他开发板代码功能： 设计一个音乐播放器，使用…

Verilog中parameter在仿真时的应用

parameter能够定义一个常量例如 parameter [7:0]A 8d123; 在仿真时我们可以用它来改变模块的参数，而不会影响综合的结果。考虑下面的模块，输入时钟是clk，频率为24MHz，输出一个1Hz的方波驱动小灯让其闪烁 module test1(in…

Exams/ece241 2013 q4

蓄水池问题 S3 S2 S1 例如：000 代表无水 ，需要使FR3, FR2, FR1 都打开（111） S3 S2 S1 FR3 FR2 FR1 000 111 001 011 011 001 111 000 fr代表水变深为…

FIFO设计16*8，verilog，源码和视频

名称：FIFO设计16*8，数据显示在数码管软件：Quartus 语言：Verilog 代码功能： 使用verilog语言设计一个16*8的FIFO，深度16，宽度为8。可对FIFO进行写和读，并将FIFO读出的数据显示到…

[HDLBIts] Exams/m2014 q4j

Implement the following circuit: ("FA" is a full adder) module top_module (input [3:0] x,input [3:0] y, output [4:0] sum);assign sumxy; endmodule

[HDLBits] Exams/m2014 q4d

Implement the following circuit: module top_module (input clk,input in, output out);always(posedge clk) beginout<out^in;end endmodule直接写out^in就行

[HDLBits] Exams/m2014 q4c

Implement the following circuit: module top_module (input clk,input d, input r, // synchronous resetoutput q);always(posedge clk) beginif(r) q<1b0;elseq<d;end endmodule

【Verilog 教程】5.2Verilog 模块例化

关键字：例化，generate，全加器，层次访问在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规…

静态时序分析（STA）学习记录

STA学习记录 setup timing check:hold timing check :multiple path:path type:四种Timing Path:Latch Timing check（Time Borrowing）:没事看看文档总是可以学到很多新东西，提炼精华,方便复习 Timing Path; setup timing check: 我（edge）没到你(data)得提前到 Slack =…

Verilog defparam

Verilog defparam 文章目录 Verilog defparam一、背景二、模块例化传参与defparam的对比2.1 带参数模块例化的例子2.2 defparam的例子三、defparam3.1 例子一、背景当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参数值进行改写。这样就允许在编译…

【Verilog教程】2.3 Verilog 数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。线网（wire） wire 类型表示硬件单元之间的物理连线，由其连接的器件输…

Quartus调用FIFO-IP核verilog，DE1开发板，代码和视频

名称：Quartus调用FIFO-IP核，完成数据的求和软件：Quartus 语言：Verilog 代码功能： 题目：FIFO-IP核的调用主要内容：调用两个FIFO-IP核，完成2行数据的求和技术参数&#xff1a…

Verilog语法速成2

数字秒表verilog电子秒表跑表，代码/视频

名称：数字秒表verilog电子秒表跑表软件：Quartus 语言：Verilog 代码功能： 设计电子秒表，秒表时间精确到0.01秒，可通过按键控制秒表启动、暂停、复位。代码需要在Mini_Star开发板验证。开发板资料&…

【FPGA/IC】RAM-Based Shift Register Xilinx IP核的使用

前言一般来讲，如果要实现移位寄存器的话，通常都是写RTL用reg来构造，比如1bit变量移位一个时钟周期就用1个reg，也就是一个寄存器FF资源，而移位16个时钟周期就需要16个FF，这种方法无疑非常浪费资源。 Xili…

简单秒表设计仿真verilog跑表，源码/视频

名称：简单秒表设计仿真软件：Quartus 语言：Verilog 代码功能： 秒表显示最低计时为10ms，最大为59:99，超出返回00：00 具有复位、启动、暂停三个按键四个数码管分别显示4个时间数字。演示…

FPGA_状态机工作原理

FPGA_状态机介绍和工作原理状态机工作原理Mealy 状态机模型Moore 状态机模型状态机描述方式代码格式总结状态机工作原理状态机全称是有限状态机（Finite State Machine、FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学…

Verilog 函数和任务

文章目录一、函数和任务简介二、Verilog 函数function三、Verilog 任务task四、函数 vs 任务4.1 automatic修饰4.2 函数vs任务4.2.1 共同点4.2.2 不同点一、函数和任务简介在Verilog代码中，通过把代码分成小的模块或者使用任务（task）和函…

system verilog VSCode Windows 配置简述

system verilog VSCode Windows 配置简述本文章的目的并非完全在 VSCode 中进行 system verilog 编程，而是以 vivado 为核心，将 VSCode 作为编译器。配置步骤安装 ctags choco install universal-ctags如果你没有安装 chocolatey，见 i…

【Verilog 教程】7.3 Verilog 串行 FIR 滤波器设计

串行 FIR 滤波器设计设计说明设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KMHz 的信号。输入频率&#x…

「Verilog学习笔记」移位运算与乘法

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析 1、在硬件中进行乘除法运算是比较消耗资源的一种方法，想要在不影响延迟并尽量减少资源消耗，必须从硬件的特点上进行设计。根据寄存器的原理&a…

「Verilog学习笔记」根据状态转移图实现时序电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网这是一个典型的米利型状态机。三段式即可解决。米利型状态机：即输出不仅和当前状态有关，也和输入有关。其中ST0，ST1，ST3的…

「Verilog学习笔记」输入序列连续的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns module sequence_detect(input clk,input rst_n,input a,output reg match);reg [7:0] a_tem ; always (posedge clk or negedge rst_n) begin if (~rs…

【Verilog教程】6.7 Verilog流水线

关键词：流水线，乘法器硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时，指令执行的并行性并不能体现出其优势。而且很多时候有些计算并不能在一个或两个时钟周期…

ubuntu22.04搭建verilator仿真环境

概述操作系统为 Ubuntu(22.04.2 LTS)，本次安装verilator开源verilog仿真工具，进行RTL功能仿真。下面构建版本为5.008的verilator仿真环境。先看一下我系统的版本： 安装流程安装依赖 sudo apt-get install git perl python3 make autoc…

HDLBits-Verilog学习记录 | Verilog Language-Modules（1）

文章目录 20.Module21.Connecting ports by position | Moudle pos22.Connecting ports by name | Module name23.Three modules | Module shift24.Modules and vectors | Module shift8 20.Module practice:You may connect signals to the module by port name or port posi…

ASIC-WORLD Verilog（15）存储单元

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加点自己的理解）分享给大家。这是网站原文&…

Verilog开源项目——百兆以太网交换机（一）架构设计与Feature定义

Verilog开源项目——百兆以太网交换机（一）架构设计与Feature定义 🔈声明：未经作者允许，禁止转载 😃博主主页：王_嘻嘻的CSDN主页 🔑全新原创以太网交换机项目，Blog内容将聚…

【Verilog 教程】6.5 Verilog避免Latch

关键词：触发器，锁存器 Latch 的含义锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着…

【ICer的脚本练习】“精通各种语言的hello world！“

系列的目录说明请见：ICer的脚本练习专栏介绍与全流程目录_尼德兰的喵的博客-CSDN博客前言这一节呢主要是检查一下Linux和win环境是不是能正常的支持咱们的脚本学习，所以来答应各种语言的hello world!，毕竟打印了就是学会了٩(๑❛ᴗ❛๑)۶…

【ICer的脚本练习】脚本使用的思维培养 —— 用例回归

系列的目录说明请见：ICer的脚本练习专栏介绍与全流程目录_尼德兰的喵的博客-CSDN博客前言脚本思维本质上是对重复人力操作的汇总与提炼，也就是说如果一件事情可以通过人不需要大量思考的按部就班操作能够完成，那么理论上脚本就可以进行替代。那么什么时候需要写脚本呢？这…

Verilog功能模块——异步FIFO

前言 FIFO的功能 FIFO在FPGA中应用很多，它主要有以下功能： 数据缓存，很多时候数据发送速度和数据接收速度并不实时匹配，而在其中插入一个FIFO，来临时存储数据，就能平衡发送和接收速度组合与分解数据&…

Verilog入门

第一题 4-16译码器新建一个Verilog文本文件，把相关文件输入进去，编译综合。建立一个波形文件，给输入信号激励，然后进行仿真，得到结果波形图。第二题 M12的计数器方法如上。得到仿真图如下。第三题 …

DAC芯片AD5689控制代码SPI接口FPGA代码，视频

名称：DAC芯片AD5689控制代码SPI接口软件：QuartusII 语言：VHDL 代码功能： 控制DAC芯片AD5689，通过芯片的SPI接口，进行命令和地址、数据写入，控制DAC输出模拟信号。 AD5689/AD5687采用多功能S…

FPGA实现电机转速PID控制

通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。一、设计思路前面通过SOPC之NIOS Ⅱ实现电…

「Verilog学习笔记」简易秒表

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule count_module(input clk,input rst_n,output reg [5:0]second,output reg [5:0]minute);always (posedge clk or negedge rst_n) begin if (~rst…

[Verilog] Verilog 数据类型

主页： 元存储博客文章目录前言1. bit 类型2. reg 类型3 wire类型4 integer类型5 real类型6 parameter类型7 enum类型8 array 类型9 向量类型10 time 类型11 string 类型前言在 Verilog 中，有几种不同的数据类型可以用于声明和操作变量。在 Verilo…

Verilog视频信号图形显示 FPGA(iCE40)

您需要一块带视频输出的 FPGA 板。我们将在 640x480 下工作，几乎任何视频输出都可以在此像素工作。它有助于轻松地对 FPGA 板进行编程并相当熟悉 Verilog。如果您没有开发板，请不要担心，您可以使用 Verilator 模拟器。材料 Lattice iCE…

数字IC笔试题——门控时钟与控制信号电平、与门门控、或门门控、上升沿门控、下降沿门控

门控时钟问题。 （华为-2019-芯片-数字-34） 从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用N…

【Scala】 2. 函数

2. 函数 scala运算符、if … else …两部分和C语言类型，这里不再赘述，这里从for循环开始讲讲scala和c/c的不同之处。 2.1 for循环 scala中主要包含to和until两个关键字，下面分别看看两者的用法，看例子就行了。 (1) to的用法 …

【Verilog 教程】6.3Verilog状态机

关键词：状态机，售卖机有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且…

【Verilog 教程】6.6Verilog 仿真激励

关键词：testbench，仿真，文件读写 Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为 testbench，放在各设计模块的顶层，以便对模块进行系统性的例化调用进行仿真…

前端设计跨异步处理手段

简单描述下笔者所了解的单bit和多bit信号跨时钟域处理的常见手段。单bit信号跨时钟域处理手段电平信号：可以直接打拍处理；脉冲信号（原始脉宽需保持至少2个DST时钟宽度）：可以直接打拍处理，对同步后脉宽不…

【Verilog】画出下列wave信号波形图

题目分析与仿真参考答案题目画出下列wave信号波形图。分析与仿真从0时刻开始，wave初值为0，持续50个时间单位接下来wave变为1，持续100个时间单位，此时的时间是50 100 150 接下来wave变为0，持续100个时间单位&a…

【牛客】VL74 异步复位同步释放

描述题目描述： 请使用异步复位同步释放来将输入数据a存储到寄存器中，并画图说明异步复位同步释放的机制原理信号示意图： clk为时钟 rst_n为低电平复位 d信号输入 dout信号输出波形示意图： 输入描述： clk为时…

【牛客】VL76 任意奇数倍时钟分频

描述编写一个模块，对输入的时钟信号clk_in，实现任意奇数分频，要求分频之后的时钟信号占空比为50%。模块应包含一个参数，用于指定分频的倍数。模块的接口信号图如下： 要求：使用Verilog HDL语言实现&#…

基于Verilog的简易CPU设计

前言本篇文章将简单讲解CPU之间各部分的功能及接线，并提供Verilog模拟CPU的各个组成部分。该CPU可以完成一些操作，如：加减法，与或，指令跳转等，最后提供testbench用于测试该CPU的工作情况是否符合预期。 C…

【RS422】基于未来科技FT4232HL芯片的多波特率串口通信收发实现

功能简介串行通信接口常常用于在计算机和低速外部设备之间传输数据。串口通信存在多种标准，以RS422为例，它将数据分成多个位，采用异步通信方式进行传输。本文基于Xilinx VCU128 FPGA开发板，对RS422串口通信进行学习。根…

「Verilog学习笔记」使用generate…for语句简化代码

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析 generate…for语句是Verilog HDL语言特有的语句，使用循环结构编写可综合的多个形式相近的代码，循环变量必须由特定关键字genvar声明。 timesca…

EDA实验----四选一多路选择器设计(QuartusII)

目录一．实验目的二．实验仪器设备三．实验原理： 四．实验要求五．实验内容及步骤 1.实验内容 2.实验步骤六．实验报告七.实验过程 1.创建Verilog文件，写代码 2.波形仿真 …

「Verilog学习笔记」优先编码器电路①

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns//优先编码器电路1 //电路的优先顺序是，从9到1，高级到低级 //9个输入端：I端，4个输出端：Y端&am…

Verilog——综合和防真

2.1综合 Verilog 是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。在Verilog描述出硬件功能后需要使用综合器对Verilog代码进行解释并将代码转化成实际的电路来表示，最终产生实际的电路&a…

使用verilog设计有限状态机实现的跳一跳游戏及其testbench仿真测试

设计跳一跳游戏的有限状态机可以分为以下几个主要步骤：确定状态及状态转移条件：确定游戏中可能存在的状态，如等待开始、准备跳跃、跳跃中、检查落地等。确定不同状态之间的转移条件，例如何时从等待开始状态转移到准备跳跃状态，如何触发跳跃动作，跳跃是否成功等。定…

从底层结构开始学习FPGA（0）----FPGA的硬件架构层次（BEL Site Tile FSR SLR Device）

系列目录与传送门《从底层结构开始学习FPGA》目录与传送门 Xilinx的FPGA，从硬件架构的角度可以划分为6个层次，从底层到顶层依次是： BEL（最底层单元）SiteTileFSRSLRDevice（FPGA芯片） 接下来我…

【IC设计】Verilog线性序列机点灯案例(四)（小梅哥课程）

文章目录该系列目录：设计环境设计目标设计思路RTL及Testbench代码RTL代码Testbenchxdc约束仿真结果声明：案例和代码来自小梅哥课程，本人仅对知识点做做笔记，如有学习需要请支持官方正版。该系列目录： Verilog线性…

跨时钟域学习记录（二）——XPM_CDC

本文以Xilinx提供的xpm_cdc代码为例，整理处理跨时钟域数据传输的常见方法。宏定义 Xilinx定义了多个宏定义代替描述触发器行为的always块，列举如下宏名称含义XPM_XSRREG带同步复位/置位的同步寄存器XPM_XSRREGEN带同步复位/置位和使能的寄存器XPM_XA…

Verilog 仿真可视化

DigitalJS 是一个基于 JavaScript 实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如 Yosys）合成的电路。由弗罗茨瓦夫大学的Marek Materzok开发，源文件托管于 Github 上。 DigitalJS 的开源网址如下：https://gith…

【数字IC/FPGA】手撕代码：模3检测器(判断输入序列能否被3整除)

今天我们来手撕一个常见的笔试题：模3检测，使用的方法是三段式Moore状态机。题目描述： 输入端口是串行的1bit数据，每个时钟周期进来一位新数据后，实时检查当前序列是否能整除3，若能则输出1，否则…

「Verilog学习笔记」状态机-重叠序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网读入数据移位寄存，寄存后的数据与序列数做对比，相等则flag为1，不等则为0 timescale 1ns/1nsmodule sequence_test2(input wire clk ,in…

FPGA | Verilog基础语法

这里写自定义目录标题 Case语句系统任务$dumpfile | 为所要创建的VCD文件指定文件名。$dumpvar | 指定需要记录到VCD文件中的信号$fscanf$fread菜鸟教程连接 Case语句 case(case_expr)condition1 : true_statement1 ;condition2 : true_stat…

「Verilog学习笔记」状态机与时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网状态机写法 timescale 1ns/1nsmodule huawei7(input wire clk ,input wire rst ,output reg clk_out );//*************code***********//parameter S0 0, S1 1 , S2…

【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化

在FPGA中，大规模数据的存储常常会用到DDR。为了方便用户使用，Xilinx提供了DDR MIG IP核，用户能够通过AXI接口进行DDR的读写访问，然而MIG内部自动实现了许多环节，不利于用户深入理解DDR的底层逻辑。本文以美光(Micro…

「HDLBits题解」Alwaysblock2

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysblock2 - HDLBits // synthesis verilog_input_version verilog_2001 module top_module(input clk,input a,input b,output…

1.3 Verilog 环境搭建详解教程

学习 Verilog 做仿真时，可选择不同仿真环境。FPGA 开发环境有 Xilinx 公司的 ISE（目前已停止更新），VIVADO；因特尔公司的 Quartus II；ASIC 开发环境有 Synopsys 公司的 VCS ；很多人也在用 Icarus…

时序电路的Verilog设计——基本时序元件

目录一、Verilog语法 1.1 时钟边缘检测函数 1.2 边缘触发型时序模块的verilog设计规律

基于FPGA读写MT25QL FLASH芯片

在FPGA上面根据SPI接口协议用verilog语言读写MT25QL128ABA FLASH芯片目录前言一、FLASH简介二、管脚信息三、存储容量四、操作命令顺序五、使能命令(06h) 六、4KB区块擦除命令(20h) 七、轮询指令(05h) 八、页写指令(02h) 九、页读指令(03h) 十、SPI时序参考…

温湿度计传感器DHT11控制数码管显示verilog代码及视频

名称：温湿度计传感器DHT11控制数码管显示软件：QuartusII 语言：Verilog 代码功能： 使用温湿度传感器DHT11采集环境的温度和湿度，并在数码管显示本代码已在开发板验证开发板资料： 大西瓜第一代FPGA升级…

8通道模数转换AD7091驱动代码SPI接口ADC，verilog

名称：8通道模数转换AD7091驱动代码软件：QuartusII 语言：Verilog 代码功能： 使用verilog代码设计AD7091R-8驱动代码控制接口为SPI接口，实现8通道模数转换，输出8通道数字信号。 FPGA代码Verilog/VHDL代码…

Verilog中什么是断言？

断言就是在我们的程序中插入一句代码，这句代码只有仿真的时候才会生效，这段代码的作用是帮助我们判断某个条件是否满足（例如某个数据是否超出了范围），如果条件不满足（数据超出了范围）&#xff0…

Verilog刷题[hdlbits] ：Module add

题目：Module add You are given a module add16 that performs a 16-bit addition. Instantiate two of them to create a 32-bit adder. One add16 module computes the lower 16 bits of the addition result, while the second add16 module computes the upper…

Verilog刷题[hdlbits] ：Module addsub

题目：Module addsub An adder-subtractor can be built from an adder by optionally negating one of the inputs, which is equivalent to inverting the input then adding 1. The net result is a circuit that can do two operations: (a b 0) and (a ~b …

Quartus II 13.0波形仿真（解决无法产生仿真波形问题）

目录前言新建工程创建Verilog文件，写代码波形仿真（解决没有输出波问题） 前言这么说把Quartus II 13.0是我目前来讲见过最恶心的软件，总是一大堆麻烦事，稍微哪里没弄好就后面全都出问题。很多人在写完Verilog代…

Verilog刷题[hdlbits] ：Alwaysblock1

题目：Alwaysblock1 Since digital circuits are composed of logic gates connected with wires, any circuit can be expressed as some combination of modules and assign statements. However, sometimes this is not the most convenient way to describe the…

Verilog刷题[hdlbits] ：Alwaysblock2

题目：Alwaysblock2 For hardware synthesis, there are two types of always blocks that are relevant: 对于硬件综合，有两种相关的always块： Combinational: always () 组合型：always ()Clocked: always (posedge clk) 时钟型…

Verilog刷题[hdlbits] ：Always if2

题目：Always if2 A common source of errors: How to avoid making latches 一个常见的错误来源:如何避免产生latches When designing circuits, you must think first in terms of circuits: 在设计电路时，必须首先考虑电路: I want this logic gate…

Verilog参数定义与仿真模块中的参数修改

文章目录参数方式定义参数的优势rtl模块中的参数定义模块名后定义参数parameter定义参数仿真模块中的参数修改例化时修改defparam修改总结与说明附录：测试代码参数方式定义参数的优势当一个模块被另一个模块引用例化时，高层模块可以对低层模块的参…

紫光同创FPGA实现图像去雾基于暗通道先验算法纯verilog代码加速提供2套工程源码和技术支持

目录 1、前言免责声明本去雾模块的特点 2、目前我这里已有的图像处理方案3、设计思路框架SD卡初始化SD卡读操作SD卡读图片OV5640摄像头配置及采集HDMA图像缓存输入输出视频HDMA缓冲FIFOHDMA控制模块图像去雾模块详解HDMI输出 4、PDS工程1详解：SD卡提供有雾图片5、P…

前端设计低功耗处理手段

一般考虑低功耗问题，主要是从系统供电、使用问题、性能问题、成本考虑、可靠性、竞品等几个方面展开。低功耗设计方法有很多：系统级而言，有动态调压调频（DVFS）、电源门控（Power Gating）、时钟门…

用3-8译码器实现全减器

描述请使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。 3-8译码器代码如下，可将参考代码添加并例化到本题答案中。 …

【FPGA】IIC协议通用主机接口的设计与实现详解

一、认识IIC IIC（I2C）协议是一种串行通信协议，用于连接微控制器和外围设备。IIC协议只需要两根信号线（时钟线SCL和数据线SDA）就能完成设备之间的通信；支持多主机和多从机通信，通过设备地址区分不…

FPGA | Modelsim仿真

生成vcd modelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。 vcd add -file myvcdfile.vcd -r /test/u_rec_intra_top/*#add -file myvcdfile.vcd 指定vcd文件 -r | 将内部所有信号添加然后运行…

「Verilog学习笔记」使用子模块实现三输入数的大小比较

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析题目要求编写子模块实现两个输入数的大小比较并输出较小值，可以使用if-else语句实现。同时要求在主模块中实现三个输入数值的大小比较，假设三个…

Verilog功能模块——标准FIFO转FWFT FIFO

前言在使用FIFO IP核时，我更喜欢使用FWFT(First Word First Through) FIFO而非标准FIFO，FWFT FIFO的数据会预先加载到dout端口，当empty为低时数据就已经有效了，而rd_en信号是指示此FIFO更新下一个数据，这种FWFT FIFO的…

Xilinx FPGA平台DDR3设计详解（一）：DDR SDRAM系统框架

DDR SDRAM（双倍速率同步动态随机存储器）是一种内存技术，它可以在时钟信号的上升沿和下降沿都传输数据，从而提高数据传输的速率。DDR SDRAM已经发展了多代，包括DDR、DDR2、DDR3、DDR4和DDR5，每一代都有不同的…

Verilog基础：$random系统函数的使用

相关阅读 Verilog基础编辑https://blog.csdn.net/weixin_45791458/category_12263729.html $random系统函数语法的BNF范式如下所示，有关BNF范式相关内容，可以浏览以往文章Verilog基础：巴科斯范式(BNF)。 $random系统函数在每次调用时返回一…

FPGA ZYNQ VIVADO创建IP核点亮LED灯方式一

这里写自定义目录标题 PL端纯Verilog语言创建IP核实现点亮LED灯工使用设备 ZYNQ 7010，选择设备型号XC7Z010CLG400-1根据以下流程完成本次创建时钟频率50MHZ，周期T20ns，因此计数50_000_000次，1sLED灯闪烁一次 PL端纯Verilog语言创…

FPGA与ASIC有什么差异？二者该如何选用？

前言对于一个数字电路的新手来说，这可能是会经常遇到的一个问题：FPGA和ASIC之间的区别是什么? 接下来本文将尝试讲解 “什么是FPGA？” 和 “什么是ASIC？”，然后讲述一些关于FPGA和ASIC的问题，例如它们之间…

「Verilog学习笔记」数据选择器实现逻辑电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析将变量A、B接入4选1数据选择器选择输入端S0 S1。将变量C分配在数据输入端。从表中可以看出输出L与变量C的关系。当AB00时选通D0而此时L0，所以数据端D0接0…

数字IC前端学习笔记：异步复位，同步释放

相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm1001.2014.3001.5482 异步复位异步复位是一种常见的复位方式，可以使电路进入一个可知的状态。但是不正确地使用异步复位会导致出现意想不到的错误，复位释放便是…

「Verilog学习笔记」脉冲同步电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule pulse_detect(input clk_fast , input clk_slow , input rst_n ,input data_in ,output dataout );reg data_level, dat…

「Verilog学习笔记」任意小数分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule div_M_N(input wire clk_in,input wire rst,output wire clk_out );parameter M_N 8d87; parameter c89 8d24; // 8/9时钟切换点parameter di…

「Verilog学习笔记」奇偶校验

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析通常所说的奇偶校验： 奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1； 比如100，有奇数个1&am…

国产高云FPGA：纯verilog实现视频图像缩放，提供6套Gowin工程源码和技术支持

目录 1、前言免责声明 2、相关方案推荐国产高云FPGA相关方案推荐国产高云FPGA基础教程 3、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条跨时钟FIFO图像缩放模块详解设计框图代码框图2种插值算法的整合与选择 Video Frame Buffer 图像缓存DDR3 Memory Interface 4、Go…

数字IC基础：有符号数和无符号数加、减法的Verilog设计

相关阅读数字IC基础https://blog.csdn.net/weixin_45791458/category_12365795.html?spm1001.2014.3001.5482 本文是对数字IC基础：有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行Verilog实现，有关算法细节请阅读原文&#xff0…

「Verilog学习笔记」位拆分与运算

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 1、寄存器的位是可以分开单独运算的，并不是一个输入就一定是一个数据，在很多情况下，一个输入既包括数据又包括地址等其他有效信息 2、需…

【合集一】每日一练30讲，轻松掌握Verilog语法

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com) 第一练：如何区分＜＝表示的含义？ 题目：请描述以下两种方法产…

「Verilog学习笔记」整数倍数据位宽转换8to16

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网根据时序图，数据是在第二个数据到来之后输出，当仅有一个数据到来时，不产生输出，所以内部需要一个指示信号valid_cnt&#xf…

FPGA时序分析与时序约束（一）

一、为什么要进行时序分析和时序约束 PCB通过导线将具有相关电气特性的信号相连接，这些电气信号在PCB上进行走线传输时会产生一定的传播延时。而FPGA内部也有着非常丰富的可配置的布线资源，能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、D…

FPGA实现电机位置环、速度环双闭环PID控制

一、设计思路主要设计思路就是根据之前写的一篇FPGA实现电机转速PID控制，前面已经实现了位置环的控制，思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。那为了更好的实现控制，可以在位置环后加上速度环，实现电机位…

【FPGA图像处理实战】- FPGA图像处理仿真测试工程（读写BMP图片）

FPGA开发过程中“行为功能仿真”是非常必要的一个过程，如果仿真都没通过，则上板测试必定失败。 FPGA图像处理需要读写大量的图像数据，单看这些图像数据实际是没有规则的，如果直接上板测试，调试起来非常困难&#xff0…

【FPGA】Verilog：BCD 加法器的实现

0x00 XOR 运算在 2 的补码加减法中的应用 2 的补码加减法的特点是，当从某个数中减去负数时，将其转换为正数的加法来计算，并将减去正数的情况转换为负数的加法来计算，从而将所有减法运算转换为加法运算。在这种情况下，…

数字IC前端学习笔记：优化的基4布斯编码华莱士树乘法器

相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html 本文是对前文设计的乘法器，即基4布斯编码华莱士树乘法器的补充和优化，具体关于基4布斯编码和华莱士树的内容可以从以往的文章中获得。数字IC前端学习笔记&#xff…

「Verilog学习笔记」根据状态转移表实现时序电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析可得逻辑表达式为可得逻辑表达式为 timescale 1ns/1nsmodule seq_circuit(input A ,input clk ,input rst_n,outpu…

「Verilog学习笔记」含有无关项的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns module sequence_detect(input clk,input rst_n,input a,output reg match);reg [8:0] a_tem ; always (posedge clk or negedge rst_n) begin if (~rs…

FPGA(Verilog)实现uart传输协议传输数据(含仿真)

目录实现功能： 1.接收uart串行数据，输出并行数据(1byte)。 2.输入并行数据(1byte)，输出uart串行数据。 3.完成uart传输的1次环回。 uart协议的1帧数据传输模块封装-port设置 Verilog代码实现 1.uart接收模块:接收串行数据,输出并行数…

Verilog实现手表计时

实现手表的计时功能： 1.具有start启动信号、pause暂停信号，可以自定义其触发机制。 2.具有时间更改接口，可以更改时、分、秒。 3.输出时、分、秒。 Verilog设计模块端口定义： module watch1(input wire clk …

【数字IC/FPGA】什么是无符号数？什么是有符号数？

进制虽然在日常生活中，我们已经习惯了使用10进制数字，但在由数字电路构成的数字世界中，2进制才是效率更高的选择。 10进制与2进制 10进制（decimal）计数法（一般也叫阿拉伯计数法）是在日常生活…

「Verilog学习笔记」不重叠序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值， 当连续的六个输入值符合目标序列表示序列匹配，当六个输入值的…

「Verilog学习笔记」数据累加输出

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网在data_out准备好，valid_b拉高时，如果下游的ready_b为低，表示下游此时不能接收本模块的数据，那么，将会拉低ready…

FPGA的64点FFT代码及报告，verilog快速傅里叶变换

名称：64点FFT快速傅里叶变换Radix4 软件：Quartus 语言：Verilog 代码功能： 使用verilog实现64-point Pipeline FFT处理器 FPGA代码资源下载网：hdlcode.com 代码下载： 名称：64点FFT快速傅里…

Verilog刷题[hdlbits] ：Vector100r

题目：Vector100r Given a 100-bit input vector [99:0], reverse its bit ordering. 给定一个100位输入向量[99:0]，反转它的位顺序。 Hint… 提示…… A for loop (in a combinational always block or generate block) would be useful here. I wo…

【FPGA】正确处理设计优先级--或许能帮你节省50%的资源

概述假如现在有一种方法–可以在不怎么需要修改已有设计的情况下，就可以帮您节省50%的设计资源，那你会试试看吗？ 当前市场环境下，更低廉的成本却可获得同等性能无疑是极具诱惑的。本文将介绍一种FPGA设计技术，该技术…

EDA实验-----3-8译码器设计(QuartusII)

目录一. 实验目的二. 实验仪器三. 实验原理及内容 1.实验原理 2.实验内容四．实验步骤五. 实验报告六. 注意事项七. 实验过程 1.创建Verilog文件，写代码编辑 2.波形仿真 3.连接电路图 4.烧录操作一. 实验目的学会Verilog HDL的…

「Verilog学习笔记」用3-8译码器实现全减器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析首先列出3-8译码器和全减器的真值表全减器真值表如下 3-8译码器真值表如下 timescale 1ns/1nsmodule decoder_38(input E ,input A0 …

「Verilog学习笔记」实现3-8译码器①

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网分析 ① 本题要求根据38译码器的功能表实现该电路，同时要求采用基础逻辑门实现，那么就需要将功能表转换为逻辑表达式。 timescale 1ns/1nsmodule d…

一段来自《Verilog HDL 高级数字设计》的错误Verilog代码

笔者之前在阅读《Verilog HDL 高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用Verilog基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。 always (negedge clock) if (Start)…

一些AG10K FPGA 调试的建议-Douglas

PLL AGM FPGA 在配置成功时，PLL 已经完成锁定，lock 信号已经变高；如果原设计中用 lock 信号输出实现系统 reset 的复位功能，就不能正确完成上电复位；同时，为了保证 PLL 相移的稳定，我们需要在 P…

【数字电路】MacBook使用iverilog进行数字电路仿真

安装流程在终端中用brew包管理工具进行安装仿真工具： 编译verilog代码： brew install icarus-verilog编译verilog代码： brew install verilatorMacOS系统显示UNIX GUI brew install xquartz可视化仿真波形图： brew install gtk…

「Verilog学习笔记」RAM的简单实现

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns module ram_mod(input clk,input rst_n,input write_en,input [7:0]write_addr,input [3:0]write_data,input read_en,input [7:0]read_addr,output reg…

[Verilog] 设计方法和设计流程

主页： 元存储博客文章目录 1. 设计方法2. 设计流程 3 Vivado软件设计流程总结 1. 设计方法 Verilog 的设计多采用自上而下的设计方法（top-down）。设计流程是指从一个项目开始从项目需求分析，架构设计，功能验证&#…

AX7A200教程(9): ov5640摄像头输出显示720p视频

一，功能框图 ov5640摄像头视频通过ddr3缓存后，最后使用hdmi接口进行输出显示二，摄像头硬件说明 2.1，像头硬件管脚如下图所示，一共18个管脚 2.2，摄像头电源初始化时序因这个ov5640摄像头是买的老摄像…

「Verilog学习笔记」游戏机计费程序

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1nsmodule game_count(input rst_n, //异位复位信号，低电平有效input clk, //时钟信号input [9:0]money,input set,input boost,output reg[9:0…

「Verilog学习笔记」同步FIFO

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH 16,parameter WIDTH 8)(in…

Verilog 入门（八）（验证）

文章目录编写测试验证程序波形产生值序列重复模式测试验证程序实例从文本文件中读取向量实例：时序检测器测试验证程序用于测试和验证设计方法的正确性。Verilog 提供强有力的结构来说明测试验证程序。编写测试验证程序测试验证程序有三个主要目的：…

「Verilog学习笔记」异步FIFO

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 timescale 1ns/1ns/***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH 16,parameter WID…

「Verilog学习笔记」乘法与位运算

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网观察乘数的特点： 1111_1011 1_0000_0000 - 1 - 100 timescale 1ns/1nsmodule dajiang13(input [7:0] A,output [15:0] B);//*************code*********…

Verilog学习记录

目录一、Verilog简介 （一）Verilog 的主要特性 （二）Verilog的主要应用 （三）Verilog设计方法二、Verilog基础语法 （一）标识符和关键字 （二）Verilog数据…

芯片设计工程师必备基本功——《设计与验证：Verilog HDL》

Verilog HDL 作为两大硬件描述语言之一，拥有很大的用户群。据调查，目前美国有 90%左右的 IC 设计人员使用 Verilog. 在中国，大概再 50% 左右的人在使用 Verilog 。大量高校毕业生和部分软件设计人员正在不断涌入这个领域。要想尽快在 IC设计…

【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》

在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分分享给大家。书名&#xf…

「Verilog学习笔记」多bit MUX同步器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网输入数据暂存在data_reg中，使能信号data_en用打两拍的方式跨时钟域传输到时钟域B，最后data_out根据使能信号更新数据。data_en信号在A时钟域用一个D…

【Verilog】期末复习——设计11011序列检测器电路

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

Verilog基础【一】

文章目录 1.1 第一个verilog设计1.2 Verilog 简介1.3 Verilog环境搭建1.4 Verilog 设计方法设计方法设计流程 2.1 Verilog 基础语法格式注释标识符与关键字 2.2 Verilog 数值表示数值种类整数数值表示方法实数表示方法十进制：科学计数法： 字符串表示方法…

EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)

目录一、实验目的二、实验仪器设备三、实验原理四、实验要求五、实验步骤六、实验报告七、实验过程 1.矩阵键盘按键原理 2.数码管原理 3.分频器代码 4.电路图连接 5.文件烧录一、实验目的了解数码管的工作原理；掌握4*4矩阵键盘和数码管显示的编…

【Scala】1. 变量和数据类型

1. 变量和数据类型 1.1 for begining —— hello world 新建hello.scala文件，注意object名字与文件名一致。 object hello { def main(args:Array[String]): Unit { println("hello world!") } }运行后打印结果如下： hello world!Pr…

【Scala 】3. 类和对象

3. 类和对象 scala是一种面向对象的函数，其中一部分就是scala语言中支持类的实现。 3.1 类的继承 （1）基类（父类） 类中包含实现面积的计算方法 class Shape { def getArea():Float { return 0 } }&#xff0…

「HDLBits题解」CS450

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Cs450/timer - HDLBits module top_module(input clk, input load, input [9:0] data, output tc );reg [9:0] cnt ; always (pos…

$FPGA时序分析与时序约束(二)——时钟约束$